有源晶振的输出匹配电阻
品慧电子讯晶振输出串电阻就来自于最小化设计，对于数字电路里最重要的时钟源部分，应该特别注意保证信号完整性，最小化设计中晶振外围电路除了电阻还要有一些其他器件。
晶振输出串电阻就来自于最小化设计，对于数字电路里最重要的时钟源部分，应该特别注意保证信号完整性，最小化设计中晶振外围电路除了电阻还要有一些其他器件。
上图中不仅考虑阻抗匹配，同时考虑电平匹配。L7为磁珠。
串电阻是为了减小反射波，避免反射波叠加引起过冲。有时，不同批次的板子特性不一样，留个电阻位置便于调整板子状态到最佳。如无必要串电阻，就用0欧电阻连接。反射波在大部分电路里有害，但PCI却恰恰利用了反射波形成有效信号。
一、减少谐波，有源晶体输出的是方波，这将引起谐波干扰，尤其是阻抗严重不匹配的情况下，加上电阻后，该电阻将与输入电容构成RC积分平滑电路，将方波转换为近似正弦波，虽然信号的完整性受到一定影响，但由于该信号还要经过后级放大、整形后才作为时钟信号，因此，性能并不受影响，该电阻的大小需要根据输入端的阻抗、输入等效电容，有源晶体的输出阻抗等因素选择。
二、阻抗匹配，减小回波干扰及导致的信号过冲。我们知道，只要阻抗不匹配，都会产生信号反射，即回波，有源晶体的输出阻抗通常都很低，一般在几百欧以下，而信号源的输入端在芯片内部结构上通常是运放的输入端，由芯片的内部电路与外部的无源石英晶体构成谐振电路(使用有源晶体后就不需要这个晶体了)，这个运放的输出阻抗都在兆欧以上。
源端串接和接收端并接的匹配方式是不一样的。
反射系数，即
X=(Z2-Z1)/(Z1+Z2)
Z1和Z2分别为传输线阻抗失配分界面前后的瞬时阻抗。
那么这就有3种情况
1.Z1=Z2，即阻抗相等，X=0，即没有反射
2.Z2=无穷大，X=1，即完全正反射，很多接收端的情况
3.Z2=0，X=-1，即完全负反射，末端短路了，接地了，阻抗为0，反射信号即可以理解为返回路径上的回流
源端串联电阻R，和驱动端的源电阻R0，串联后的总电阻R+R0，总电阻值等于或者最接近传输线阻抗Z。那么这时候信号分压，真正进入传输线上传播的只有源信号电压的一半，到接收端时，由于接收端阻抗为无穷大，发生反射，反射系数为1，传输系数Y=2，即进入接收端的信号又等于驱动端的信号了。而返回源端的信号因为阻抗没有变化，到源端时被源电阻和串联匹配电阻吸收了，不再发生反射，这是理想情况。
单一网络SI的主要问题就是反射，但是这又是一个比较大的话题，牵涉到阻抗匹配，拓扑结构，端接等等，所以想说的比较透彻似乎不太容易，尽量吧
一.反射产生原理
先来看上面的图，信号在传输线中传输，从Z1到Z2的过程中，阻抗发生变化，部分信号将沿着与原传播方向相反的方向反射，而另一部分将继续传播，但幅度有所改变。将瞬时阻抗发生改变的地方称为阻抗突变，反射信号的大小由瞬时阻抗的突变程度确定，在理论分析中，我们用反射系数来表示
两个区域的阻抗差异越大，反射信号强度就越大。例如，如果1V信号沿特性阻抗=50W的线网传播，受到的瞬时阻抗=50W，当它进入特性阻抗为75W的区域时，反射系数为(75-50)/(75+50)= 20%，反射电压为20%×1V= 0.2V
我们可以从理论上对上面的公式进行推导，但此处不再赘述，有兴趣的话可以参考相关资料
在实际的工程中，反射不可能完全消除，SI工程师所要做的就是尽量减少反射对信号的影响，反射的根源是阻抗不匹配，所以减小反射最有效的途径就是端接，端接方法的选择，终端电阻的选取，都对。
根据反射系数的公式，我们可以得出三种最典型的情况：开路，短路，匹配
1.Z1=Z2，即阻抗相等，ρ=0，即没有反射
2.Z2=无穷大，ρ=1，即完全正反射，这意味这在开路短产生与入射波大小相同，方向相反，返回源端的反射波，如果测量开路端得电压，将得到两个电压之和
3.Z2=0，ρ=-1，即完全负反射，末端短路了，接地了，阻抗为0，反射信号即可以理解为返回路径上的回流
二.反弹图
反射理论里面最重要的莫过于Lattice Diagrams，也就是我们说的反弹图，有些资料也叫网格图
我们知道，当信号在传输线终端的阻抗不连续点被反射时，信号的一部分将反射回源头。当反射信号到达源头时，若源头端阻抗不等于传输线阻抗就将产生二次反射。接着，若传输线的两端都存在阻抗不连续，信号将在驱动线路和接收线路之间来回反射，直到最后达到直流稳态。
下面，我们来分析这种情况。如果已知驱动器的源电压、传输线时延TD、信号沿途各区域的阻抗，就可以计算出每个交界面的反射，并计算出每一点的实时电压。
例如，已知源电压是1V，内阻是10Ω，则实际进入时延为1ns 50Ω传输线的电压是1V×50/(10+50)＝0.84V。这个0.84V信号就是沿传输线传播的初始入射电压。
1ns后在线末端，假设传输线末端开路，反射系数为1，开路端的总电压为两个波之和，即0.84V+0.84V＝1.68V。
再经过1ns后，0.84V反射波到达源端，又一次遇到阻抗突变。源端的反射系数是(10 - 50)/(10+50)＝- 0.67，这时将有0.84V×(-0.67)＝-0.56V反射回线远端。
这个新产生的波在远端又会被反射，即-0.56V电压将被反射。这样，线远端开路处将同时有四个波存在：从一次行波中得到2×0.84 V＝1.68 V，从二次反射中得到的2×(-0.56)＝-1.12 V，故总电压为0.56 V。
-0.56V信号到达源端后仍然会再次反射，反射电压是+0.38 V。在远端新的时刻，总电压0.56V + 0.38V + 0.38V＝1.32V
把上面的计算用图形来表示的话，就得到了我们所说的反弹图
时域信号波形的表现如下图：
图中有两个重要的特性：
1. 远端的电压最终逼近源电压1V，因为该电路是开路的。这是一个必然的结果——源电压最终是加在开路上。
2.开路处的实际电压有时大于源电压。源电压仅1V，然而远端测得的最大电压是1.68V。高出的电压是由于传输线分布参数L、C谐振产生的。
三.反射什么时候发生
那么，反射什么时候发生呢？这的确是一个值得探讨的问题，前面，我们提过，反射由阻抗突变而起，而且阻抗改变的长度也有关系，下面我们通过简单的仿真来验证下这个问题
首先，我们在SigXplorer中搭建一个简易的Point-Point拓扑结构，开始时对驱动端的源电阻不得而知，使用理想传输线，特征阻抗为50ohm，传输延时为0.1ns，未加任何阻抗匹配元件，仿真频率选择50Mhz
仿真波形如下，可以看到，在驱动端和接收端都有比较大的振铃
从上面的仿真结果看，源端内阻抗和传输线阻抗不匹配的确造成的反射，产生了过冲并生成了振铃，这时我们就猜想这一切的产生是否和传输线的长度有关系呢？下面修改传输线延时为0.01ns
这时候会发现刚才的振铃和过冲都消失了
仿真频率仍然为50Mhz，看下仿真波形，惊讶地看到那些毛刺不见了，接收端和驱动端的波形接近重合，似乎没有发生一点变形。到这里有人也许会下这样的结论，传输线足够短的时候，就不发生反射了。那么，到底多短的时候才会没有反射呢？这里直接引用Eric博士的研究结果：
当TD<上升边的20%时，振铃可以忽略，传输线不需要匹配(即线较短的电小尺寸时)
在 FR4中(前提)，信号传播速度大约为6in/ns。如果上升边是1ns，终端没有匹配的传输线最大允许长度约为6 in/ns×0.2ns＝1.2 in。
一个易记的经验法则是：为避免信号完整性出问题，没有终端匹配的FR4传输线最大容许长度约为：
其中：Lenmax 没有终端匹配的传输线最大允许长度，单位in
RT 信号上升边，单位ns
经验法则：没有终端匹配的传输线最大允许长度的英寸(inch)值等于信号上升边的纳秒(ns)值。
也就是说，如果上升时间是1 ns,则没有终端端接的传输线的最大长度约为1 in,如果上升时间为0.1 ns,则最大长度为0.1 in.
上面的经验公式是一个非常有用的经验公式，它可以用于各种不同的情况中，比如阻抗突变的长度，比如短桩线的长度对反射的影响
比如在实际的Layout中，我们希望所有传输线的阻抗是一样的，但是有时候传输线经过BGA的时候，不可避免的需要改变线宽，所以阻抗也跟着就改变了，那么阻抗的改变对信号的影响如何呢，继续看仿真结果
可以看到，当突变的阻抗(TL3)大于特性阻抗时，信号会有一个向上的过冲，当突变的阻抗小于特性阻抗时，信号会有一个向下的过冲, 那么，按照上面的分析，是不是如果TL3长度足够短时，反射就可以消除呢，答案是肯定的
上面的图为传输线上有25Ω短突变时的反射信号和传输信号。如果突变段的时延小于信号上升边20%，就不会造成问题，从而，得到了与前面相同的经验法则，即可允许的阻抗突变最大长度为
经验法则：突变段的长度(in)应小于信号上升边(ns)，此时可以忽略突变的影响。
同样，可以得到短桩线的最小长度也满足这个经验公式
三.点对点拓扑的端接策略
上面虽然分析了阻抗突变传输线长度足够短的时候，反射可以消除，但是在现在的设计中，几乎所有互连线的长度都大于这个值，所以能至少在一端消除反射，就可以减小振铃噪声
上图是几种常用的端接方式，第一种源端串联端接是最常用的方法，下面来仿真一下
因为大部分时候，我们并不知道Source 芯片内部的内阻，所以，串联电阻的值也只能通过仿真或者尝试的办法得到，如上图，我们设置R2的值为0~80 Ohm，步进为20，可以得到下面的波形，过冲最高的为0ohm, 而40ohm 的波形（蓝色）是最接近理想情况的。
但是加入电阻以后呢，从TL1看进去，入射电压就等于由R2分压的电压，如果完美匹配的话，就是原电压的1/2, 通过波形来看一下，R2.2 端得波形如下图灰色的信号所示，它在一定的时间内有一个台阶，幅度为原电压的一半，持续时间为2倍的传输延时，这也就是为什么在实际的测试中，在输出端测出的波形经常会有一个台阶的原因
简易阻抗匹配方法
在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，在此只对几种简单常用的端接方法进行介绍。为什么要进行阻抗匹配呢？无外乎几种原因，如减少反射、控制信号边沿速率、减少信号波动、一些电平信号本身需要等等。
端接阻抗匹配一般有5种方法：
1.源端串联匹配，
2.终端并联匹配，
3.戴维南匹配，
4.RC网络匹配，
5.二极管匹配。
1.串联端接匹配：
一般多在源端使用，Rs（串联电阻） = Z0（传输线的特性阻抗）- R0(源阻抗）。例如：若R0为22,Z0为55Ω，则Rs应为33Ω。
优点：
①器件单一；
②抑制振铃，减少过冲；
③适用于集总线型负载和单一负载；
④增强信号完整性，产生更小EMI。
缺点：
①当TTL,CMOS器件出现在相同网络时，串联匹配不是最佳选择；
②分布式负载不是适用，因为在走线路径的中间，电压仅是源电压的一半；
③接收端的反相反射仍然存在；
④影响信号上升时间并增加信号延时。
2.并联端接匹配：
此Rt电阻值必须等于传输线所要求的电阻值，电阻的一端接信号，一端接地或电源。简单的终端并联匹配一般不用于TTL,COMS电路，因为在高逻辑状态时，此方法需要较大的驱动电流。
优点：
①器件单一；
②适用于分布式负载；
③反射几乎可以完全消除；
④电阻阻值易于选择。
缺点：
①此电阻需要驱动源端的电流驱动，增加系统电路的功耗；
②降低噪声容限。
此电阻值必须等于传输线所要求的电阻值。电阻的一端接信号，一端接地。简单的终端并联匹配一般不用于TTL,COMS电路，因为他们无法提供强大的输出电流。
3.戴维南端接匹配：
一个电阻上拉，一个电阻下拉，通常采用 R1/R2 = 220/330的比值。戴维南等效阻抗必须等于走线的特性阻抗。对于大多数设计R1>R2,否则TTL/COMS电路将无法工作。
优点：
①适用于分布式负载；
②完全吸收发送波，消除反射。
缺点：
①增加系统电路的功耗；
②降低噪声容限；
③使用两个电阻，增加布局、布线难度；
④电阻值不易于选择。
4.RC网络匹配：
电阻与电容相连，电阻另一端接信号，电容另一端接地。电阻应等于走线特性阻抗，容值通常较小（20pF-600pF）。对差分信号只需三个原件，两个电阻加一个电容。
优点：
①适用于分布式及总线型负载；
②完全吸收发送波，消除反射；
③具有很低的直流功率损耗。
缺点：
①会降低高速信号的速率，增加信号延时；
②RC电路的时间常数会导致电路中存在反射；
③对于高频、高速短路要慎用；
④使用两个器件，增加布局、布线难度。
5.二极管端接匹配：
此端接常用于差分或成对网络，二极管常用于限制走线过程的过冲。
优点：
①预防输入端的过冲。
缺点：
①不能减少反射。
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