仿真看世界之SiC单管并联中的寄生导通问题

品慧电子讯这篇微信文章，其实构思已久。为了有所铺垫，已在2020和2021发布了两篇基础篇。2022，让我们再次聊聊在SiC单管并联中的寄生导通问题。

这篇微信文章，其实构思已久。为了有所铺垫，已在2020和2021发布了两篇基础篇：

● 2020《仿真看世界之SiC单管的寄生导通现象》

● 2021《仿真看世界之SiC MOSFET单管并联均流特性》

2022，让我们再次聊聊在SiC单管并联中的寄生导通问题。

特别提醒：仿真只是工具，仿真无法替代实验，仿真只供参考。

在展开仿真的宏大序章之前，我们不妨先回顾之前的一些小结论：

2020《仿真看世界之SiC单管的寄生导通现象》

● 机理澄清：寄生导通现象来自米勒电容和源极电感的综合影响。

● 封装影响：事物皆有两面。TO247-3封装内的功率源极电感也处于驱动回路中，导致封装内外Vgs波形差异容易引起误判，同时增加了开关损耗，但是好处是降低了开关速度和di/dt，客观上也削弱了源极电感对寄生导通的风险。TO247-4封装的开尔文结构，解耦了功率回路与驱动回路的源极电感，封装内外Vgs一致(表里如一)，虽然减少了开关损耗，但是增加了开关速度和di/dt，这在客观上也加剧了源极电感对寄生导通的风险。总的来说，TO247-4还是更优的选择。

2021《仿真看世界之SiC MOSFET单管并联均流特性》

● 在TO247-4pin的SiC单管并联的均流特性仿真中，主回路的源极电感Lex，对器件均流的影响最为显著，同时还会形成源极的环流。

● 由源极电感Lex引起的器件均流差异，用辅助源极电阻Rgee和门级电容Cgs去补救，其收效有限。因此，在SiC并联布局初始，一定要尽可能保证源极电感Lex一致。

为了搞清楚SiC单管并联中的寄生导通问题，我们将继续通过仿真，层层深入：

● SiC单管并联中的寄生导通与源极环流的关系

● 既然“源极环流挡不住”，我们又该何去何从？

01 选取仿真研究对象

SiC MOSFET： IMZ120R045M1(1200V/45mΩ)、

TO247-4pin、两并联

Driver IC：

1EDI40I12AF、单通道、磁隔离、

驱动电流±4A(min)

02 仿真电路Setup

如图1所示，基于双脉冲的思路，搭建双管并联的主回路和驱动回路，并设置相关杂散参数，环境温度为室温。

1. 外部主回路

直流源800Vdc、母线电容Capacitor(含寄生参数)、母线电容与半桥电路之间的杂散电感Ldc_P和Ldc_N、双脉冲电感Ls_DPT

2. 并联主回路

整体为半桥结构，双脉冲驱动下桥SiC MOSFET，与上桥的SiC MOSFET Body Diode进行换流。下桥为Q11和Q12两颗IMZ120R045M1，经过各自发射极(源极)电感Lex_Q11和Lex_Q12，以及各自集电极(漏极)电感Lcx_Q11和Lcx_Q12并联到一起；同理上桥的Q21和Q22的并联结构也是类似连接。

3.并联驱动回路

基于TO247-4pin的开尔文结构，功率发射极与信号发射级可彼此解耦，再加上1EDI40I12AF这颗驱动芯片已配备OUTP与OUTN管脚，所以，每个单管的驱动部分都有各自的Rgon、Rgoff和Rgee(辅助源极电阻)，进行两并联后与驱动IC的副边相应管脚连接。

4. 驱动部分设置

通过调整驱动IC副边电源和稳压电路，调整门级电压Vgs=+15V和Vgs=0V~-3V，然后设置门极电阻Rgon、Rgoff，和辅助源极电阻Rgee默认设为0Ω(1pΩ)，外加单管门极与驱动IC之间的PCB走线电感Lgon/Lgoff/Lgee等。

图1.SiC MOSFET并联(驱动一推二)的双脉冲仿真Setup示意图

03 SiC单管并联中的寄生导通与源极环流的关系

在仿真之前，将图1适当变换到图2，再结合TO247-4开尔文Pin的结构，让大家看清楚所谓的源极环流位置。绿色Loop TOP1/2为并联上管的环路，蓝色Loop BOT1/2为并联下管的环路。以并联上管的Loop TOP为例，Loop TOP1主要由主功率的封装外部源极电感Lex、封装内部源极电感(图中未画出)和辅助源极电感Lgee等组成，Loop TOP2主要由驱动门级电阻Rg和电感Lg以及辅助源极电阻Rgee和电感Lgee等构成。不难想见，只要有一点主回路的源极电感Lex或电流di/dt差异的“风吹草动”，都会被放大并投射到对应的环路中，直接或间接影响并联器件内部的门级Vgs电压。

图2.由图1变换的并联上管和下管的环路示意图

具体过程，我们通过仿真举例分析：[下管双脉冲，上管关断]

门级设置Vgs=+15V/-3V，Q1和Q2的并联源极电感先设为8nH，然后再将Q11和Q21的Lex电感改为5nH，如图3所示，制造并联的源极电感Lex的差异，看开关波形的变化。

图3.并联仿真的电感与电阻设置

图4.关断过程仿真波形

如图4所示：关断过程的仿真波形，虚线为并联支路的源极电感Lex皆为8nH的波形，实线为并联支路其中Q11和Q21的Lex=5nH后的波形。

图5.开通过程仿真波形

如图5所示：开通过程的仿真波形，虚线为并联支路的源极电感Lex皆为8nH的波形，实线为并联支路其中Q11和Q21的Lex=5nH后的波形。

由上述开关过程的仿真可知，源极电感除了对自身Q11/Q12的Id和Esw特性，还会显著影响对管Q21/Q22 的Vgs电压尖峰(undershoot和overshoot)，尤其是overshoot的部分，如图5所示，不仅将Q21/Q22的Vgs电压尖峰抬高了2V，同时还引起了Vgs的持续振荡。

为了验证源极环流对上述overshoot的恶劣影响，我们又增加了一组仿真，将上管并联的驱动方式，由一驱二，改为单独一驱一，下管维持不变，以此切断上管并联的环路，如图6所示：

图6.上管改为单独一驱一的并联驱动方式

图7.仅上管改为单独一驱一的并联驱动方式后的开通波形

图7中，虚线为并联支路的源极电感Lex皆为8nH的波形，实线为并联支路其中Q11和Q21的Lex=5nH，且Q12和Q12的Lex=8nH的波形。源极电感Lex的差异，在独立驱动的模式下，几乎没有抬高overshoot电压尖峰。对比图5和图7，当切断上管的源极环路之后，overshoot波形的尖峰和振荡都得到了明显的改善。

为了进一步对比说明，再补充一组上下管的并联都改为单独驱动的仿真与波形，如图8和图9所示：

图8.上下管皆为单独一驱一的并联驱动方式

图9 上下管皆为单独一驱一的并联驱动方式的开通波形

图9中，虚线为并联支路的源极电感Lex皆为8nH的波形，实线为并联支路其中Q11和Q21的Lex=5nH，且Q12和Q12的Lex=8nH的波形。波形结论与图7类似，由于下管也采用独立的并联驱动模式，下管的电流均流和损耗差异也得到了非常好的控制。

因此，综合上述的仿真波形对比与分析可知：在SiC单管并联时，由于并联电路中源极回路的存在，当源极电感Lex有差异时，就会引起形成源极环流，抬高overshoot电压尖峰，进一步增加了Vgs寄生导通的风险。与此同时，该源极环流，也会对自身Vgs产生影响，进而影响电流Id的均流和损耗Esw的差异。

04 既然“源极环流挡不住”，我们又该何去何从？

由上可知，在SiC单管的并联应用中，无论是均流还是寄生导通的恶化，都是源极回路和环流“惹的祸”，尤其在普遍的一驱多的并联方式下，几乎“无处可逃”。那么在实际应用中，既然“源极环流挡不住”，我们又该何去何从，将寄生导通风险降低呢？

策略1

尽可能做到Lex电感的对称

在并联的PCB布局或母排设计时，尽可能做到器件外部源极电感的对称性。对于复杂的多并联Case，可利用有限元的工具(如Q3D)进行杂散电感提取以辅助优化设计。

策略2

增加一些抑制与补救的措施

我们先通过仿真看下几种常见措施的效果：

○ 采用单独驱动模式

单独驱动模式，相比一驱二的驱动方式，可以从根本上切断源极环路，将源极环流与寄生导通彻底解耦（如图8和图9所示），但也存在一些不足：例如，多个驱动IC导致成本上升，不同驱动IC的输出延迟时间差异导致驱动不同步等，尤其对于SiC这样的高速器件，尤须谨慎。

○ 适当增加门级Cgs电容

图10.增加门级Cgs电容的仿真Setup参数设置

仿真Setup参数设置如图10所示，令并联Lex的差异为5nH和8nH，观察增加门级Cgs电容前后的开通波形变化，如图11所示：虚线为无Cgs电容，实线为有Cgs电容的开通波形。

图11.门级增加2.2nF电容前后的开通波形对比

由上，可以看到Cgs以降低开通速度，增加Eon损耗为代价，将上管Vgs的overshoot电压尖峰从2V降低到0V，同时也大幅降低了Vgs电压振荡，对于寄生导通的抑制效果还是不错的(但是对于Eon并联差异的影响几乎没有)。

○ 合理搭配辅助源极电阻电感

图12.设置辅助源极电阻Rgee参数举例1

仿真Setup参数设置如图12和14所示，令并联Lex的差异为5nH和8nH，观察配置了辅助源极电阻Rgee前后的开通波形变化。其中图13：虚线为无Rgee，实线为有Rgee后的开通波形，辅助源极电阻Rgee反而推高了overshoot电压；图15为优化辅助源极电感Lgee前后的开通波形，虚线为Lgee=20nH，实线为Lgee=5nH，电感降低可以适当降低overshoot电压尖峰。