使用具有精密相位控制的超宽带PLL/VCO替代YIG调谐振荡器硅片

品慧电子讯RF 和微波仪器(比如信号和网络分析仪)需使用宽带扫频信号来进行大多数基本测量。但宽带压控振荡器(VCO)通常会因最大限度扩大调谐范围所需的低 Q 和高 KVCO(VCO 的调谐灵敏度，单位：MHz/V)而具有最糟糕的相位噪声。

RF 和微波仪器(比如信号和网络分析仪)需使用宽带扫频信号来进行大多数基本测量。但宽带压控振荡器(VCO)通常会因最大限度扩大调谐范围所需的低 Q 和高 KVCO(VCO 的调谐灵敏度，单位：MHz/V)而具有最糟糕的相位噪声。钇铁石榴石(YIG)调谐振荡器凭借良好的宽带相位噪声性能和一个倍频程频率调谐范围巧妙地解决了该问题，但体积可能较大且费用昂贵，并且它的调谐电流可以达到数百 mA。当然，该振荡器仍需外部锁相环(PLL)来闭合环路以及压控电流源来提供调谐电流。

YIG 晶体球类似具有高 Q 值的 LC 电路，其谐振频率与外加磁场成线性比例关系。通过一个倍频程或多倍频程 GHz 范围内的单匝回路电流可调谐该振荡器。YIG 调谐振荡器的相位抖动低，具有约 2 GHz 至 18 GHz 的宽频段特性(线性明显的调谐曲线)，是许多测量应用的普遍选择。

YIG 调谐振荡器与集成 PLL/VCO IC 之间的性能差异正在缩小。例如，最新推出的集成 PLL/VCO IC (比如 ADI 的 ADF4355)与其前款产品相比，相位噪声得到极大改善。该类产品还通过设计技术解决了宽频段调谐范围问题，比如将输出频率范围分成多个相邻的子频段，其中每个子频段都具有专用的频段切换 VCO (类似具有适中 KVCO 的单个 VCO)(如图 1 所示)，可增大调谐范围。另外，辅助倍频器和分频器分别通过对上限频率进行倍频和对下限频率进行分频扩大了 VCO 的频率调谐范围。例如，ADF4355 基本调谐范围(3.4 GHz 至 7.2 GHz)的下限扩展为 54 MHz 分频。每当进行½分频时，相位噪声可改善 3 dB (如图 2 所示)。

图 1. ADF4355 PLL/VCO 中的多频段 VCO 由一系列振荡器组成，每个振荡器调谐整个频段的一部分并在整个频段范围内保持统一的 KVCO 和 VTUNE。调谐电压的曲线图形似锯齿，因为每个振荡器都通过电压可变电容和一次切换到的一个并联的固定电容器最大限度扩大每个 VCO 的总体调谐范围。

图 2. 每次对输出频率进行 1/2 分频时，总体相位噪声改善 3 dB。在本例中，对 3.4 GHz VCO 进行 64 分频所得到的相位噪声要好于−130 dBc/Hz (53.125 MHz 时，偏移为 10 kHz)。

不过，即使集成 PLL/VCO IC 与 YIG 调谐振荡器相比具有更宽的调谐范围，仍存在以下问题：YIG 调谐振荡器的相位噪声性能与最好的集成 VCO 相比，仍具有 12 dB 的优势。即使该性能差异可通过组合多个并联的 PLL/VCO(如图 3 所示)的输出来缩小。输出可叠加，且每次倍增并联的 PLL/VCO 数可使相位噪声改善 3 dB。例如，两个 ADF4355 PLL/VCO 可使相位噪声改善 3 dB，四个 ADF4355 PLL/VCO 可使相位噪声改善 6 dB，八个 ADF4355 PLL/VCO 可使相位噪声改善 9 dB(如图 4 所示)。

图 3. 同步多个 PLL/VCO 并组合其输出后，每次倍增 VCO 数可使相位噪声改善 3 dB。此处所示的四个并联的 ADF4355 可使总体相位噪声改善 6 dB。

图 4. 与使用单个 PLL/VCO 相比，锁定相位并组合八个 ADF4355 PLL/VCO 的输出可使总体相位噪声改善约 9 dB 此处的频谱显示单个 ADF4355 的输出相位噪声以及八个同步 ADF4355 (并联工作)叠加输出的相位噪声。

叠加 PLL/VCO 输出的关键是调整所有振荡器的输出相位。本文所述示例使用四个并联的 PLL/VCO。可以想到的是，在同一印刷电路板上放置频率相同的四个锁相环和压控振荡器会带来各种难题。其中的主要难题是隔离。PLL 之间的隔离效果差可能导致注入锁定(如图 5 所示)现象，在这种情况下，振荡器会优先锁定至强信号或谐波，而非锁相环自身调谐电压所选的频率。两个锁定机制形成互调失真时，只要发现噪声性能和杂散信号有略微降低，即可观察到注入锁定。如果失真更严重，该信号将更像调制载波而非连续正弦波。

图 5. VCO 频率锁定到外部振荡器而非其控制电压时发生注入锁定 结果是互调和相位噪声增大。

隔离需要各种技术和电路。例如，使用缓冲器(本例中为 ADIADCLK948LVPECL 8:1 时钟缓冲器)将参考信号缓冲到每个 PLL (引脚 REFINA 和引脚 REFINB)。此外，最大限度减少串扰需要对源端和负载引脚进行正确端接，并且尽可能靠近源端和负载端。另外还需接地的分流电容(18 pF)，以便在通过所需参考频率时衰减 VCO 输出的任何漏电流。

其他需要隔离的是电源线路。要实现所需隔离，每个 PLL 都应当通过单独的高性能稳压器(ADIADM7150)供电，分别用于每个+5 V 线路(VVCO、VP 和 VREGVCO)，而在本文中 VCO 电源更为重要。模拟(AVDD)线路、数字(DVDD)线路和输出级(VRF)线路也需要 3.3 V，因此每条线路同样使用各自的稳压器。只要去耦良好，可将每个 PLL 上的 3.3 V 线路连接在一起。

在 RF 输出级上，禁用辅助输出(引脚 RFOUTB+和 REFOUTB–)并将其端接以确保不会生成任何不必要的噪声。输出 RFOUTA–端接 50 Ω负载，其互补输出引脚 RFOUTA+馈入高隔离功率合成器(Marki Microwave, PBR0006SMG)。选择该合成器可确保在共用输出端提供组合信号，同时最大限度减少输出级之间的耦合。为提高隔离性，一对合成器组合两个 PLL 的输出，另一个合成器则叠加前两个合成器的输出。

最后，Laird 的现成屏蔽体进一步隔离，以最大限度减少任何可能以电磁方式耦合 VCO 的杂散辐射。采取所有这些步骤可确保隔离效果最佳。

ADF4355 不但包含高分辨率的 24 位调制器(其允许生成 N 分频值)，还包含允许微调 RF 信号相位的电路。相位值要有用，需具有重复性。这就需要使用“相位再同步”功能。

对于相位再同步的最佳描述是，这一功能可在频率更新后将小数分频器(带噪声成形功能的Σ-Δ调制器)置于已知状态。由于相位为相对测量值，再同步功能的定义为相位为 P1 的频率 F1 变为频率 F2 时以及从该频率变回频率 F1 时，该功能应当使相位再次变为首次测量时所得的 P1。使用该功能可调节相位以最大限度减少四个 PLL 之间的相位差，从而获得四个 PLL 的最大总功率，实现最大限度的相位噪声改善。除这些步骤外，同样重要的是同时重置每个 PLL 的计数器，使用芯片使能(CE)引脚进行硬件掉电和上电即可轻松实现。

工艺和器件间差异意味着，我们无法假定每个 PLL 之间的相位差，遵照重置和再同步步骤时，将足够接近零以最大限度增大信噪比；因此需要外部校准电路。

校准步骤很简单：打开单个 PLL/VCO 并将其相位定义为相位零。依次打开其他 PLL/VCO，更改其输出相位，直到 PLL/VCO 的组合输出功率达到最大，然后打开下一个 VCO 并再次调谐其相位，直到 PLL/VCO 的组合输出功率再次达到最大。需注意的是，由于倍增了组合功率，因此在打开第二个 PLL/VCO 后，功率会发生最大变化；之后每个 PLL/VCO 的差异会减少。实际上，这意味着并联的 PLL/VCO 数每次倍增时，信噪比都会增大。也就是说，两个并联 PLL/VCO 可使信噪比增大 3 dB，四个可使信噪比增大 6 dB，八个可使信噪比增大 9 dB。当然，功率合成器的复杂性也会倍增，因此四个 PLL/VCO 为实际的上限，八个和 16 个 PLL/VCO 并联的效果会递减。

需注意的是，最佳相位性能和最大输出功率一致，因此测得的功率足以确保最佳的相位噪声性能。本例中的校准器为 ADIADL6010 功率检波器，用于测量组合信号的输出幅度。在此方法中，可 (在每个频率)调节每个 PLL 的相位，当组合功率达到最大值时，相位调节恒定(如图 6 所示)。针对其他每个 PLL 重复该过程，直到所有四个 PLL 都上电并得到调节，这样合成器输出端的信号即会达到最大值。

图 6. 集成四个相位对准 ADF4355 的 PLL/VCO 以及 ADCLK948 时钟缓冲器、合成器(PBR-0006SMG)和校准电路

图 7 显示实际结果遵循理论，针对 PLL/VCO 的每次倍频具有所述的正确相位性能，相比单个 PLL/VCO，四个 PLL/VCO 的组合相位噪声可改善 6 dB。当四个 PLL/VCO 相位组合时，一个 ADF4355 PLL (1 MHz 偏移时–134 dBc/Hz/)的性能可改善 6 dB (1 MHz 偏移时约–140 dBc/Hz)。

图 7. 输出相位噪声曲线图，显示单个 ADF4355 PLL/VCO 振荡器和四个组合的 ADF4355PLL/VCO 振荡器的相位噪声。

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