ADI教你如何把PLL锁定时间从4.5 ms 缩短到 360 μs？
品慧电子讯利用手动频段选择，锁定时间可从典型值 4.5 ms 缩短到典型值 360 μs。本文以高度集成的解调器和频率合成器 ADRF6820 为例，告诉大家如何手动选择频段以缩短PLL锁定时间。
你知道吗？
利用手动频段选择，锁定时间可从典型值 4.5 ms 缩短到典型值 360 μs。本文以高度集成的解调器和频率合成器 ADRF6820 为例，告诉大家如何手动选择频段以缩短PLL锁定时间。
第一：PLL 锁定
PLL 锁定过程包括两个步骤：
通过内部环路自动选择频段（粗调）。在寄存器配 期间，PLL 首先根据内部环路进行切换和配置。随后由一个算法驱动 PLL 找到正确的 VCO 频段。
通过外部环路细调。PLL 切换到外部环路。鉴相器和电荷泵配合外部环路滤波器工作，形成一个闭环，确保 PLL 锁定到所需频率。校准大约需要 94,208 个鉴频鉴相器 (PFD) 周期；对于一个30.72 MHz fPFD，这相当 于3.07 ms。
第二：PLL 锁定时间
按照上述步骤校准完成后，PLL 的反馈操作使 VCO 锁定于正确的频率。锁定速度取决于非线性周跳行为。PLL总锁定时间包括两个部分：VCO频段校准时间和PLL周跳时间。VCO频段校准时间仅取决于PFD频率；PFD频率越高，锁定时间越短。PLL 周跳时间由所实现的环路带宽决定。当环路带宽比 PFD 频率窄时，小数 N 分频/整 数N 分频频率合成器就会发生周跳。PFD 输入端的相位误差积累过快，PLL 来不及校正，电荷泵暂时沿错误方向吸入电荷，使锁定时间急剧缩短。如果 PFD 频率与环路带宽的比值提高，周跳也会增加；对于给定 PFD 周期，提高环路带宽会缩短周跳时间。
因此，当使用自动校准模式时，总锁定时间对某些应用来说可能太长。本文提出一种通过手动选择频段来显著缩短锁定时间的方案，步骤如下：
1?、按照表 1 所示的寄存器初始化序列使器件上电。默认情况下，芯片以自动频段校准模式工作。根据所需的 LO 频率设置寄存器 0x02、寄存器 0x03 和寄存器0x04。
表1. 寄存器初始化序列
2?、读取锁定检测 (LD) 状态位。若 LD 为 1，表明 VCO 已锁定。
3?、通过串行外设接口 (SPI) 回读寄存器 0x46 的位 [5:0]。假设其值为A，将系统中所有需要的 LO 频率对应的寄存器值保存到 EEPROM。由此便可确定频率和相关寄存器值的表格（参见表2）。
表2. 查找表
4、为缩短LD时间，将 ADRF6820 置于手动频段选择模式，并用第 3 步收集到的数据手动编程。手动编程步骤如下：
a. 将寄存器 0x44 设置为 0x0001：禁用频段选择算法；
b. 将寄存器 0x45 的位 7 设为 1，从而将 VCO 频段源设为已保存的频段信息，而不是来自频段计算算法。用第3步记录的寄存器值设置寄存器 0x45 中的位 [6:0]；
c. 通过寄存器 0x22 的位 [2:0] 选择适当的 VCO 频率范围（参见表3）；
表3. VCO频率范围
d. 根据所需频率更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 设置分频器 INT 值，即 VCO 频率 / PFD 的整数部分；寄存器 0x03 设置分频器 FRAC 值，即 (VCO 频率/PFD − INT) × MOD；寄存器 0x04 设置分频器 MOD 值，即 PFD/频率分辨率；
e. 监视 LD 以检查频率是否锁定。例如，PFD = 30.72 MHz 且 LO = 1600 MHz。
表4. 手动频段校准寄存器序列
图 1 和图 2 分别显示了自动频段校准模式和手动频段校准模式下的锁定检测时间。图 2中，线 1（锁定检测）上的高电平表示 PLL 已锁定。线 2 (LE) 代表 LE 引脚，是一个触发信号。注意：锁定检测时间必须从低到高读取。
图1. 自动频段校准模式下的锁定时间，用信号源分析仪测试
图2. 手动频段校准模式下的锁定时间，用示波器测试
自动频段校准模式下，锁定时间约为 4.5 ms；手动频段校准模式下，锁定时间约为 360 μs。数据的测量条件为 20 kHz 环路滤波器带宽和 250 μA 电荷泵电流配置。
总结
经过验证，我们可以看到，利用手动频段选择，锁定时间从典型值 4.5 ms 缩短到了典型值 360 μs。但是对于每个频率，建议首先利用自动频段选择确定最佳频段值并予以保存，因为最佳频段值随器件而异，所以须对每个 ADRF6820 执行该程序。VCO 频段无需因为温度变化而更新。
（来源：亚德诺半导体）
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