逐次逼近寄存器型ADC与其它类型ADC的架构有何区别？

品慧电子讯逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于 5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC 的分辨率一般为 8 位至 16 位，具有低功耗、小尺寸等特点。

逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于 5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC 的分辨率一般为 8 位至 16 位，具有低功耗、小尺寸等特点。这些特点使该类型 ADC 具有很宽的应用范围，例如便携 / 电池供电仪表、笔输入量化器、工业控制和数据 / 信号采集等。

顾名思义，SAR ADC 实质上是实现一种二进制搜索算法。所以，当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC 采样速率仅是该数值的几分之一。

SAR ADC 的架构

尽管实现 SAR ADC 的方式千差万别，但其基本结构非常简单(见图 1)。模拟输入电压(VIN)由采样 / 保持电路保持。为实现二进制搜索算法，N 位寄存器首先设置在中间刻度(即：100... .00，MSB 设置为 1)。这样，DAC 输出(VDAC)被设为 VREF/2，VREF 是提供给 ADC 的基准电压。然后，比较判断 VIN 是小于还是大于 VDAC。如果 VIN 大于 VDAC，则比较器输出逻辑高电平或 1，N 位寄存器的 MSB 保持为 1。相反，如果 VIN 小于 VDAC，则比较器输出逻辑低电平，N 位寄存器的 MSB 清 0。随后，SAR 控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到 LSB。上述操作结束后，也就完成了转换，N 位转换结果储存在寄存器内。

图 1. 简单的 N 位 SAR ADC 架构

图 2 给出了一个 4 位转换示例，y 轴(和图中的粗线)表示 DAC 的输出电压。本例中，第一次比较表明 VIN < VDAC。所以，位 3 置为 0。然后 DAC 被置为 01002，并执行第二次比较。由于 VIN > VDAC，位 2 保持为 1。DAC 置为 01102，执行第三次比较。根据比较结果，位 1 置 0，DAC 又设置为 01012，执行最后一次比较。最后，由于 VIN > VDAC，位 0 确定为 1。

图 2. SAR 工作原理(以 4 位 ADC 为例)

注意，对于 4 位 ADC 需要四个比较周期。通常，N 位 SAR ADC 需要 N 个比较周期，在前一位转换完成之前不得进入下一次转换。由此可以看出，该类 ADC 能够有效降低功耗和空间，当然，也正是由于这个原因，分辨率在 14 位至 16 位，速率高于几 Msps (每秒百万次采样)的逐次逼近 ADC 极其少见。一些基于 SAR 结构的微型 ADC 已经推向市场。MAX1115/MAX1116 和 MAX1117/MAX1118 8 位 ADC 以及分辨率更高的可互换产品 MAX1086 和 MAX1286 (分别为 10 位和 12 位)，采用微小的 SOT23 封装，尺寸只有 3mm x 3mm。12 位 MAX11102 采用 3mm x 3mm TDFN 封装或 3mm x 5mm µMAX®封装。

SAR ADC 的另一个显著的特点是：功耗随采样速率而改变。这一点与闪速 ADC 或流水线 ADC 不同，后者在不同的采样速率下具有固定的功耗。这种可变功耗特性对于低功耗应用或者不需要连续采集数据的应用非常有利(例如，用于 PDA 数字转换器)。

SAR 的深入分析

SAR ADC 的两个重要部件是比较器和 DAC，稍后我们可以看到，图 1 中采样 / 保持电路可以嵌入到 DAC 内，不作为一个独立的电路。

SAR ADC 的速度受限于：

DAC 的建立时间，在这段时间内必须稳定在整个转换器的分辨率以内(如：½ LSB)

比较器，必须在规定的时间内能够分辨 VIN 与 VDAC 的微小差异

逻辑开销

DAC

DAC 的最大建立时间通常取决于其 MSB 的建立时间，原因很简单，MSB 的变化代表了 DAC 输出的最大偏移。另外，ADC 的线性也受 DAC 线性指标的限制。因此，由于元件固有匹配度的限制，分辨率高于 12 位的 SAR ADC 常常需要调理或校准，以改善其线性指标。虽然这在某种程度上取决于处理工艺和设计，但在实际的 DAC 设计中，元件的匹配度将线性指标限制在 12 位左右。

许多 SAR ADC 采用具有固有采样 / 保持功能的电容式 DAC。电容式 DAC 根据电荷再分配的原理产生模拟输出电压，由于这种类型的 DAC 在 SAR ADC 中很常用，所以，我们最好讨论一下它们的工作原理。

电容式 DAC 包括一个由 N 个按照二进制加权排列的电容和一个“空 LSB”电容组成的阵列。图 3 是一个 16 位电容式 DAC 与比较器相连接的范例。采样阶段，阵列的公共端(所有电容连接的公共点，见图 3)接地，所有自由端连接到输入信号(模拟输入或 VIN)。采样后，公共端与地断开，自由端与 VIN 断开，在电容阵列上有效地获得了与输入电压成比例的电荷量。然后，将所有电容的自由端接地，驱动公共端至一个负压 -VIN。

图 3. 16 位电容式 DAC 示例

作为二进制搜索算法的第一步，MSB 电容的底端与地断开并连接到 VREF，驱动公共端电压向正端移动½VREF。

因此，VCOMMON = -VIN + ½ × VREF

如果 VCOMMON < 0 (即 VIN > ½ × VREF)，比较器输出为逻辑 1。如果 VIN < ½ × VREF，比较器输出为逻辑 0。

如果比较器输出为逻辑 1，MSB 电容的底端保持连接至 VREF。否则，MSB 电容的底端连接至地。

接下来，下一个较小电容的底端连接至 VREF，将新的 VCOMMON 电压与地电位进行比较。

继续上述过程，直至所有位的值均确定下来。

简言之，VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + ... + B0 × VREF/2N-1 (B_ 为比较器输出 /ADC 输出位)。

DAC 校准

对于一个理想的 DAC 来讲，每个与数据位相对应的电容应该精确到下一个较小电容的两倍。在高分辨率 ADC (如 16 位)中，这会导致过宽的数值范围，以致无法用经济、可行的尺寸实现。16 位的 SAR ADC (如 MAX195)实际由两列电容组成，利用电容耦合减小 LSB 阵列的等效容值。MSB 阵列中的电容经过微调以降低误差。LSB 电容的微小变化都将对 16 位转换结果产生明显的误差。不幸的是，仅仅依靠微调并不能达到 16 位的精度，或者补偿由于温度、电源电压或其它参数的变化所造成的性能指标的改变。考虑到上述原因，MAX195 内部为每个 MSB 电容配置了一个校准 DAC，这些 DAC 通过电容耦合到主 DAC 输出，根据它们的数字输入调节主 DAC 的输出。

校准时，首先要确定用于补偿每个 MSB 电容误差的修正代码，并存储该代码。此后，当主 DAC 对应的数据位为高电平时就把存储的代码提供给适当的校准 DAC，补偿相关电容的误差。一般由用户发起校准过程，也可以在上电时进行自动校准。为降低噪声效应，每个校准过程都执行许多次(MAX195 大约持续 14,000 个时钟周期)，结果取平均值。当供电电压稳定后最好进行一次校准。高分辨率 ADC 应该在电源电压、温度、基准电压或时钟等任何一个参数发生显著变化后进行再校准，因为这些参数对直流偏移有影响。如果只考虑线性指标，可以容许这些参数有较大改变。因为校准数据是以数字方式存储的，无需频繁转换即可保持足够的精度。

比较器

比较器需要具有足够的速度和精度，尽管比较器的失调电压不影响整体的线性度，它将给系统传输特性曲线带来一个偏差，为减小比较器的失调电压引入了失调消除技术。然而，还必须考虑噪声，比较器的等效输入噪声通常要设计在 1 LSB 以内。比较器必须能够分辨出整个系统精度以内的电压，也就是说比较器需要保证与系统相当的精度。

SAR ADC 与其它 ADC 结构的比较

与流水线 ADC 相比

流水线 ADC 采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样。这种固有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价。所谓延迟，在此情况下定义为 ADC 采样到模拟输入的时间与输出端得到量化数据的时间差。例如，一个 5 级流水线 ADC 至少存在 5 个时钟周期的延迟，而 SAR 只有 1 个时钟周期的延迟。需要注意的是，延迟的定义只是相对于 ADC 的吞吐率而言，并非指 SAR 的内部时钟，该时钟是吞吐率的许多倍。流水线 ADC 需要频繁地进行数字误差校准，以降低对流水线上每一级闪速 ADC (即比较器)的精度要求。而 SAR ADC 的比较器精度只需与整体系统的精度相当即可。流水线 ADC 一般比同等级别的 SAR 需要更多的硅片面积。与 SAR 一样，精度高于 12 位的流水线 ADC 通常需要一些某种形式的微调或校准。

与闪速 ADC 相比

闪速 ADC 由大量的比较器构成，每个比较器包括一个宽带、低增益预放大器和锁存器。预放大器必须仅用于提供增益，不需要高线性度和高精度，这意味着只有比较器的门限值才需具有较高的精度。所以，闪速 ADC 是目前转换速率最快的一种架构。

通常需要折衷考虑闪速 ADC 的速度以及 SAR DAC 的低功耗和小尺寸特性。尽管极高速的 8 位闪速 ADC (以及它们的折叠 / 内插变种)具有高达 1.5Gsps 的采样速率(例如 MAX104、MAX106 和 MAX108)，但很难找到 10 位的闪速 ADC，而 12 位(及更高位)闪速 ADC 还没有商用化的产品。这是由于分辨率每提高 1 位，闪速 ADC 中比较器的个数将成倍增长，同时还要保证比较器的精度是系统精度的两倍。而在 SAR ADC 中，提高分辨率需要更精确的元件，但复杂度并非按指数率增长。当然，SAR ADC 的速度是无法与闪速 ADC 相比较的。

与Σ-Δ转换器相比

传统的过采样 /Σ-Δ转换器被普遍用于带宽限制在大约 22kHz 的数字音频应用。近来，一些宽带Σ-Δ转换器能够达到 1MHz 至 2MHz 的带宽，分辨率在 12 位至 16 位。这通常由高阶Σ-Δ调制器(例如，4 阶或更高)配合一个多位 ADC 和多位反馈 DAC 构成。Σ-Δ转换器具有一个优于 SAR ADC 的先天优势：即不需要特别的微调或校准，即使分辨率达到 16 位至 18 位。由于该类型 ADC 的采样速率要比有效带宽高得多，因此也不需要在模拟输入端增加快速滚降的抗混叠滤波器。由后端数字滤波器进行处理。Σ-Δ转换器的过采样特性还可用来“平滑”模拟输入中的任何系统噪声。

Σ-Δ转换器要以速率换取分辨率。由于产生一个最终采样需要采样很多次(至少是 16 倍，一般会更多)，这就要求Σ-Δ调制器的内部模拟电路的工作速率要比最终的数据速率快很多。数字抽取滤波器的设计也是一个挑战，并要消耗相当大的硅片面积。在不远的将来，速度最高的高分辨率Σ-Δ转换器的带宽将不大可能高出几兆赫兹很多。

总结

综上所述，SAR ADC 的主要优点是低功耗、高分辨率、高精度、以及小尺寸。由于这些优势，SAR ADC 常常与其它更大的功能集成在一起。SAR 结构的主要局限是采样速率较低，并且其中的各个单元(如 DAC 和比较器)，需要达到与整体系统相当的精度。

参考文献

Razavi, Behzad; Principles of Data Conversion System Design;IEEE Press, 1995.

Van De Plassche, Rudy; Integrated Analog-to-Digital and Digital-to-Analog Converters; Kluwer Academic Publishers, 1994.

Maxim Integrated; Understanding Pipelined ADCs.

Baker, R. Jacob, Li, Harry W., Boyce, David E., CMOS Circuit Design, Layout, and Simulation, 1st Edition (IEEE Press Series on Microelectronic Systems).

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