通信系统中接收链的差分滤波器设计
品慧电子讯当提到通信系统时，比起单端电路，差分电路总是能提供更加优良的性能。它们具有更高的线性度、抗共模干扰信号性能等。但是，对于差分电路还是有很多谜团。某些RF工程师认为很难设计、测试和调试它们。对于差分滤波器尤其如此。是时候揭开差分滤波器设计的神秘面纱了。
要做到这一点，我们要从通信系统接收链中的IF级滤波器开始。我们将介绍基本滤波器的一些重要规格概念、几类常用滤波器的响应、切比雪夫1型滤波器应用，以及如何从单端滤波器设计开始，然后将其转化为差分滤波器设计。我们还将考察一个差分滤波器设计示例，并讨论有关如何优化差分电路PCB设计的若干要点。
RF信号链应用中差分电路的优点
用户利用差分电路可以达到比利用单端电路更高的信号幅度。在相同电源电压下，差分信号可提供两倍于单端信号的幅度。它还能提供更好的线性度和SNR性能。
差分电路对外部EMI和附近信号的串扰具有很好的抗扰性。这是因为接收的有用信号电压加倍，噪声对紧密耦合走线的影响在理论上是相同的，它们彼此抵消。
差分信号产生的EMI往往也较低。这是因为信号电平的变化(dV/dt或dI/dt)产生相反的磁场，再次相互抵消。
差分信号可抑制偶数阶谐波。以下展示了连续波(CW)通过一个增益模块的示例。当使用一个单端放大器时，如图2所示，输出可表示为公式1和公式2。
当使用一个差分放大器时，输入和输出如图3所示，表示为公式3、公式4、公式5和公式6。
理想情况下，输出没有任何偶数阶谐波，使得差分电路成为通信系统一个更好的选择。
滤波器
滤波器规格
截止频率、转折频率或拐点频率是系统频率响应的边界，此时流经系统的能量开始减少(衰减或反射)，而不是自由通过。
带内纹波指通带内插入损耗的波动。
相位线性度指相移与目标频率范围内的频率成比例的程度。
群延时衡量一个穿过受测器件的信号的各种正弦成分幅度包络的时间延迟，它与各成分的频率相关。
滤波器比较
表1. 滤波器比较
通信接收链中的IF滤波器基本上是低通滤波器或带通滤波器。它用于抑制混叠信号以及有源器件产生的杂散。这些杂散包括谐波和IMD产物等。利用该滤波器，接收链可提供高SNR的信号供ADC分析。
切比雪夫I型滤波器具有良好的带内平坦度，阻带内滚降迅速且无均衡纹波响应，因而选择它作为拓扑结构。
低通滤波器设计
由于接收机IF滤波器用于抑制杂散和混叠信号，因此阻带滚降越快越好。但更快的滚降意味着要使用更高阶器件。一般不推荐采用很高阶的滤波器，原因如下：
在设计和调试阶段调谐困难。
量产困难：电容间和电感间存在差异，会造成每块PCB板上的滤波器难以具有相同的响应。
PCB尺寸较大。
一般使用七阶或更低阶的滤波器。同时，当器件的阶数相同时，若能承受更大的带内纹波，则可以选用更快的阻带滚降。
然后所需的响应通过指定选定频率点需要的衰减来定义。
为了确定通带中的最大纹波量，应使该规格等于系统要求的最大限值。这样有助于获得更快的阻带滚降。
使用滤波器软件，如MathCad,® MATLAB,® 或ADS来设计单端低通滤波器。
或者手动设计滤波器。Chris Bowick的RF电路设计提供了很有用的指南。
为了确定过滤器的顺序，通过滤波器的截止频率将其分开使加入的频率标准化。
例如，若要求带内纹波为0.1 dB，3 dB截止频率为100 MHz。在250 MHz时，要求抑制性能为28 dB，所以频率比为2.5。三阶低通滤波器可满足这一要求。如果滤波器的源阻抗为200 Ω，滤波器的负载阻抗也是200 Ω，则RS/RL为1 — 使用电容作为第一元件。这样用户获得归一化的C1 = 1.433, L2 = 1.594, C3 = 1.433。如果fc为100 MHz，使用公式7和公式8获得最终结果。
其中：
CSCALED为最终电容值。
LSCALED为最终电感值。
Cn为低通原型电容元件值。
Ln为低通原型电感元件值。
RL为最终负载电阻值。
fc 为最终截止频率。
C1SCALED = 1.433/(2π × 100 × 106 × 200) = 11.4 pF
L2SCALED = (1.594 × 200)/(2π × 100 × 106) = 507.4 nH
C3SCALED = 11.4 pF
电路如图13所示。
将单端滤波器转化为差分滤波器(参见图14)。
对各元件使用实际值，更新后的滤波器如图15所示。
注意，如果混频器或IF放大器的输出阻抗以及ADC的输入阻抗为容性，则考虑使用电容作为第一元件和最后元件会更好。另外，第一电容和最后电容的容值调谐速率(至少0.5 pF)必须高于混频器或IF放大器的输出阻抗以及ADC输入阻抗的容值。否则，调谐滤波器响应将非常困难。
带通滤波器设计
在通信系统中，当IF频率相当高时，需要滤除某些低频杂散，例如半IF杂散。为此需设计带通滤波器。对于带通滤波器，低频抑制和高频抑制不必对称。设计带通抗混叠滤波器的简单方法是先设计一个低通滤波器，然后在滤波器最后一级的分流电容上并联一个分流电感，用以限制低频成分(分流电感是一个高通谐振极点)。如果一级高通电感还不够，可在第一级分流电容上再并联一个分流电感，从而更好地抑制低频杂散。增加分流电感之后，再次调谐所有元件以获得正确的带外抑制规格，然后最终确定滤波器元件值。
注意，对于带通滤波器，一般不建议使用串联电容，因为这会增加调谐和调试的难度。电容值通常相当小，会受到寄生电容很大的影响。
应用示例
以下是ADL5201 和AD6641间滤波器设计的示例。ADL5201是一款高性能IF数字控制增益放大器(DGA)，针对基站实IF接收机应用或数字预失真(DPD)观测路径而设计。它具有30 dB增益控制范围，线性度极高，OIP3达到50 dBm，电压增益约为20 dB。 AD6641是一款250 MHz带宽DPD观测接收机，集成一个12位500 MSPS ADC、一个16,000 × 12 FIFO和一个多模式后端，允许用户通过串行端口检索数据。该滤波器示例是一个DPD应用。
下面是取自一个实际通信系统设计的一些带通滤波器规格：
中心频率：368.4 MHz
带宽：240 MHz
输入和输出阻抗：150Ω
带内纹波：0.2 dB
插入损耗：1 dB
带外抑制：30 dB (614.4 MHz时)
要完成该示例设计：
1.从单端低通滤波器设计开始(参见图16)。
2.将单端滤波器变为差分滤波器。源阻抗和负载阻抗保持不变，所有电容并联，所有串联电感减半并放在另一差分路径中(参见图17)。
3.用实际值优化元件的理想值(参见图18)。
4.对于子系统级仿真，应在输入端增加ADL5201 DGA S参数文件，并使用压控电压源来模拟滤波器输出端的 AD6641 ADC。为将低通滤波器变为带通滤波器，增加两个分流电感：L7与C9并联，L8与C11并联。C12代表AD6641输入电容。R3和R4是放在AD6641输入端的两个负载电阻，用作滤波器的负载。AD6641输入为高阻抗。调谐后的情况参见图19。
5.采用理想元件的仿真结果如图20所示。
6.用实际器件(例如Murata LQW18A)的电感S参数文件代替所有理想电感。插入损耗比使用理想电感略高。仿真结果略有变化，如图21所示。
差分滤波器布局考虑
成对差分走线的长度须相同。此规则源自这一事实：差分接收器检测正负信号跨过彼此的点，即交越点。因此，信号须同时到达接收器才能正常工作。
差分对内的走线布线须彼此靠近。如果一对中的相邻线路之间的距离大于电介质厚度的2倍，则其间的耦合会很小。此规则也是基于差分信号相等但相反这一事实，如果外部噪声同等地干扰两个信号，则其影响会互相抵消。同样，如果走线并排布线，则差分信号在相邻导线中引起的任何干扰噪声都会被抵消。
同一差分对内的走线间距在全长范围内须保持不变。如果差分走线彼此靠近布线，它们将影响总阻抗。如果此间距在驱动器与接收器之间变化不定，则一路上会存在阻抗不匹配，导致反射。
差分对之间的间距应较宽，以使其间的串扰最小。
如果在同一层上使用铜皮铺地，应加大从差分走线到铜皮铺地之间的间隙。推荐最小间隙为走线宽度的3倍。
在靠近差分对内偏斜源处引入少量弯弯曲曲的校正，从而降低这种偏斜(参见图22)。
差分对布线时，应避免急转弯(90°)(参见图23)。
差分对布线时，应使用对称布线(参见图24)。若需要测试点，应避免引入走线分支，而且测试点应对称放置(参见图25)。
就降低对滤波器元件值的要求，减少印刷电路板(PCB)上的调谐工作量而言，寄生电容和电感应尽可能小。与滤波器设计中的电感设计值相比，寄生电感可能微不足道。寄生电容对差分IF滤波器更为重要。IF滤波器设计中的电容只有几pF。如果寄生电容达到数十分之一pF，滤波器响应就会受到相当大的影响。为了防止寄生电容影响，一个良好的做法是避免差分布线区域和电源扼流圈下有任何接地或电源层。
ADI公司接收器参考设计板(参见图26)提供了差分滤波器PCB布局的一个示例。这显示了ADL5201和AD6649之间有一个五阶滤波器。AD6649是一款14位250 MHz流水线式ADC，具有非常好的SNR性能。
更好地理解差分滤波器设计
差分电路可以为设计师提供一些重要优势。或许使用差分电路最大的挑战就是抛开它们难于设计、测试和校正的想法。一旦您仔细观察过如何使用差分滤波器后，您会发现自己正在使用RF设计的重要新工具。
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