CMOS电路IDDQ测试电路设计
中心议题：
- CMOS电路IDDQ测试电路设计
- IDDQ静态电流测试方法
- 用Pspice进行了晶体管级模拟
引言
测试CMOS电路的方法有很多种，测试逻辑故障的一般方法是采用逻辑响应测试，即通常所说的功能测试。功能测试可诊断出逻辑错误，但不能检查出晶体管常开故障、晶体管常闭故障、晶体管栅氧化层短路，互连桥短路等物理缺陷引发的故障，这些缺陷并不会立即影响电路的逻辑功能，通常要在器件工作一段时间后才会影响其逻辑功能。
功能测试是基于逻辑电平的故障检测，通过测量原始输出的电压来确定逻辑电平，因此功能测试实际上是电压测试。电压测试对于检测固定型故障，特别是双极型工艺中的固定型故障是有效的，但对于检测CMOS工艺中的其他类型故障则显得有些不足，而这些故障类型在CMOS电路测试中却是常见的。对于较大规模电路，电压测试测试集的生成相当复杂且较长，需要大量的实验数据样本。
IDDQ测试是对功能测试的补充。通过测试静态电流IDDQ可检测出电路中的物理缺陷所引发的故障。IDDQ测试还可以检测出那些尚未引起逻辑错误，但在电路初期会转换成逻辑错误的缺陷。本文所设计的IDOQ电流测试电路对CMOS被测电路进行检测，通过观察测试电路输出的高低电平可知被测电路是否有物理缺陷。测试电路的核心是电流差分放大电路，其输出一个与被测电路IDDQ电流成正比的输出。测试电路串联在被测电路与地之间，以检测异常的IDDQ电流。
1 IDDQ测试原理
电流IDDQ是指当CMOS集成电路中的所有管子都处于静止状态时的电源总电流。对于中小规模集成电路，正常状态时无故障的电源总电流为微安数量级；当电路出现桥接或栅源短接等故障时，会在静态CMOS电路中形成一条从正电源到地的低阻通路，会导致电源总电流超过毫安数量级。所以静态电源电流IDDQ测试原理是：无故障CMOS电路在静态条件下的漏电流非常小，而故障条件下漏电流变得非常大，可以设定一个阈值作为电路有无故障的判据。
CMOS集成电路不论其形式和功能如何，都可以用一个反向器的模型来表示。IDDQ测试电路框图如图1所示，电路IDDQ检测结果为一数字输出(高低电平)。测试电路中电流差分放大电路的输出与被测电路的IDDQ成正比。测试电路串联在电源、被测电路与地中间，以检测异常的IDDQ电流。为了实现测试，需要增加两个控制端和一个输出端。
12下一页> 关键字：IDDQ测试 测试方法 电流检测 CMOS电路 本文链接：http://www.cntronics.com/public/art/artinfo/id/80014183 2 测试电路设计
2．1 电路设计
图2所示为CMOS测试电路，其由1个电流差分放大电路(T2，T3)、2个镜像电流源(T1，T2和T3，T4)和1个反相器(T7，T8)组成。镜像电流源(T1，T2)用来产生一个参考电流IREF，电流源(T3，T4)的电流为(IDDQ-IREF)，其作用相当于一个电流比较器。IDDQ是被测电路的电源电流。差分放大电路(T2，T3)计算出参考电流与被测电路异常电流IDDQ的差。参考电流IREF的值设为被测电路正常工作时的静态电源电流，其取值可通过统计分析求出。
2．2 工作模式测试电路工作于两种模式：正常工作模式和测试模式。电路使能端E作为管子T0的输入，用来控制测试电路与被测电路的连接和断开，即测试电路的工作模式。
在正常工作模式下(E=1)，T0导通，IDDQ经T0管到地，测试电路与被测电路断开，被测电路不会受到测试电路的影响。
在测试模式下(E=0)，T0管截止，被测电路的静态电流IDDQ与参考电流IREF比较，如果静态电流比参考电流大，则电流差分放大电路计算出差值，反向器的输出即测试输出为高电平(逻辑1)，表明被测电路存在缺陷。若静态电流比参考电流小，反向器输出即测试输出为低电平(逻辑0)，表明被测电路无缺陷。
2．3 不足与改进
因为测试电路加在被测电路与地之间，所以会导致被测电路的性能有所下降。为了消除这种影响，另外加上控制端X。在正常工作模式情况下，X端接地，测试电路与被测电路分离，测试电路对被测电路无任何影响。在测试模式下，X端悬空，E端接地，T0管截止，测试电路进行测试。
在测试模式下，X端悬空，E端接低电平，若电路有缺陷，测试输出为高电平。但是被测电路输入跳变时，被测电路无缺陷，也会产生一较大的动态峰值电流IDDQ。为了避免出现误判断，在此种情况下，测试电路应输出为低电平。所以在被测试电路输入变化后，必须在瞬态电流达到稳定时才可进行IDDQ测试。
3 结语
本文所设计的IDDQ测试电路由一个电流差分放大电路、电流源、反相器组成。在正常工作模式下，测试电路与被测电路断开；在测试模式下，电流差分放大电路计算出被测电路电流与参考电流的差，反相器输出是否有缺陷的高低电平信号。测试电路用了7个管子和1个反相器，占用面积小，用Pspice进行了晶体管级模拟，结果证明了其有效性。IDDQ测试的缺点是随着特征尺寸的缩小，每个晶体管阈值漏电流的增加，电路设计中门数的增加，电路总的泄漏电流也在增加，这样分辨间距会大大缩小，当出再重叠时就很难进行有效的故障检测和隔离。但尽管如此，由于IDDQ测试电路的简易性非常突出，所以它仍然是目前可测性测试技术的研究热点。<上一页12 关键字：IDDQ测试 测试方法 电流检测 CMOS电路 本文链接：http://www.cntronics.com/public/art/artinfo/id/80014183?page=2
