锁相频率合成器ADF4360-4及其在WLAN混频电路中的应用
中心论题：
- 锁相环频率合成器ADF4360-4
- 应用设计实例
解决方案：
- 利用ADF460-4作为混频器本振的外围电路
- ADF4360-4每次上电时必须给内部数字寄存器写入数值才能获得所需的本振输出
引言
在无线通信领域，高性能频率源是通信设备的核心。锁相(Phase Lock)技术是一种相位负反馈控制，锁相环电路具有优异特性：具有锁定时无剩余频差;良好的窄带载波跟踪和带宽调制跟踪;对相位噪声和杂散具有很好的抑制性;易于集成。通过锁相频率合成技术，频率源可广泛应用于通信、电视等领域。本文介绍的ADI公司的ADF4360系列器件是高性价比、应用广泛的锁相频率合成器，可用于无线通信射频系统(GSM、DECT、PCS、WCDMA以及DCS)基站和WLAN电路中。
锁相环频率合成器ADF4360-4
a.工作原理
锁相环路(PLL)通常由鉴相器(PD)、环路滤波器(LP)、压控振荡器(VCO)和可编程分频器组成，外部晶体振荡器经R分频产生的参考频率与VCO的输出频率经N分频后，在鉴相器中相位比较，产生误差控制电压，经环路滤波器滤除高频分量和噪声后，控制VCO产生所需振荡频率。
AD4360-4是一款双模前置分频型单环频率合成器，双模前置分频器是一种在不改变频率分辨率的同时提高合成器输出频率的有效方法。双模前置型锁相频率合成器方框图如图1。
图1中,(P+1)/P为高速双模前置分频器，分频模数为P+1和P;A为吞脉冲可编程计数器;B为主可编程计数器;MC为模控制逻辑电路。其分频比为N=(P+1)A+P(B-A)=PB+A (1)
合成器输出频率为：fo=N=(PB+A)fr (2)
由式2可知，输出频率的分辨率△fo=fr。因此，双模前置分频型单环合成器采用吞脉冲分频技术，保持合成器输出频率的分辨率不变。
双模前置分频器有两种计数工作模式，只要一个模控制信号控制就可实现简单的换模计数工作，而不需要采用类似可编程分频器的预置操作，因而其工作频率可以做得像固定分频器那样高，双模前置分频器很好地解决了固定前置分频器提高输出频率fo而降低频率分辨率△fo的矛盾。
ADF4360-4主要由数字鉴相器、电荷泵、R分频器、A，B计数器及双模前置P/P+1分频器等组成。数字鉴相器对R计数器与N计数器的输出信号进行相位比较。得到一个误差电压。14位可编程参考R分频器对外部晶体振荡器分频后得到参考频率。可编程6位A计数器、13位B计数器及双模前置分频器(P/P+1)共同完成主分频比N，只需外加环路滤波器，选择合适参考值，即可获得稳定输出。输出频率为fo=fvco=N(fi=R)。其中，fi为参考频率，由高稳定的晶体振荡器提供。鉴相频率fr=fi/R(fi<8 MHz)。
b.主要特能
ADF4360-4内部集成压控振荡器，主要应用于无线发射机和接收机中，为上下变频提供本振信号，其主要特性如下：输出频率范围为1450 MHz～1750 MHz，选择二分频，可输出725 MHz～875 MHz;工作电压为3 V～3.6 V;输出信号功率可控范围为-13 dBm～—4 dBm;可编程双模前置分频器8/9、16/17、32/33;模拟和数字锁定检测;内部集成VCO。
应用设计实例
高性能的本振信号是影响混频器输出频谱纯度的主要因素。利用锁相环频率合成技术设计的本振源能为混频电路提供性能良好的本振载波。在WLAN中，混频器需将来自AP的2.4 GHz的信号下变换到950 MHz，以使信号能在特定的电缆上传输。混频器结构图如图2所示。ADF4360-4产生1.5 GHz的本地振荡器(LO)，混频器采用AD8343，F1为900 MHz～1000 MHz的带通滤波器。F2为24 GHz～2.5 GHz的带通滤波器。PA的信号功率较大，超过AD8343门限，必须衰减，ATT为衰减网络。
a.电路设计及参数确定
图3是利用ADF460-4作为混频器本振的外围电路。外部晶体振荡器为20 MHz，具有高稳定性。该晶体振荡器不仅为ADF4360-4提供参考频率，还为控制ADF4360-4的FPGA器件提供时钟。晶体振荡器接ADF4360-4的参考时钟输入引脚CLK_ref，在内部电荷泵输出引脚CP和VCO输出引脚VTUNE之间接入环路滤波电路。
三阶环路滤波电路如图4所示，PFD的相位检测频率fr=200 kHz,相位裕量φp=45°，由于外接晶体振荡频率源为20 MHz，所以计算出参考分频比N=100，利用ADI公司提供的ADIsimPLL工具计算三阶环路滤波器参数：R1=9.46 kΩ，C1=173 pF，C2=2.36 nF，R2=19.3 kΩ，C3=79 pF。
主分频比N=1.5 GHz/200 kHz=7 500 。需要注意的是：双模前置分频器(P/P+1)输出频率要求小于300 MHz。因此选择P/P+1=16/17，根据N=BF+A(A、B为整数)，得到A=12,B=468。3个24位锁存器的初始化设置如表1所示。
混频器AD8343要求本振信号范围为-12 dBm～-3 dBm，典型值为-10 dBm，ADF4360-4输出功率范围可由C锁存器的DB13、DB12两位控制。输出功率可控范围为-13 dBm～-4 dBm，考虑到线路的衰减，DB13、DB12两位设置为“10”，则输出信号功率为-6 dBm。
b.ADF4360-4的FPGA初始化
ADF4360-4每次上电时必须给内部数字寄存器写入数值才能获得所需的本振输出。而每次掉电后，原来写入内部数字寄存器的值也就丢失，所以选择现成的FPGA控制板写人数据。FPGA采用Alter公司的EPlC3T100C6。外接20 MHz石英晶体振荡器提供时钟。FPGA上设置了5个按键，分别为RESET(复位)、CE(使能)、R(R输入)、C(C输入)以及N(N输入)。EP1C3T100C6的双向I/O口77、78、79分别与ADF4360-4的LE、DATA、CLK相连。其中CLK为串行时钟输入;DATA为串行数据输入：LE为加载使能，该位为逻辑“1”时加载，LE是由FPGA上的CE使能位控制。每次加载数据时，先按RESET复位，然后按CE使能，FPGA与ADF4360-4相连传输数据，然后依次按下R、C、N写入数据。
数据写入时序：DATA在每个CLOCK的上升沿从MSB(最高有效位)开始依次写入24位移位寄存器中的数据并一次锁存到目标寄存器，再开始下一个目标寄存器的初始化。目标寄存器选取由移位寄存器中的DB1、DB0决定。对寄存器赋值顺序为R，C、N。C寄存器和N寄存器赋值间隔应大于5 ms，数据写入时序如图5所示。
数据写入控制程序用 Verilog语言编写，在QuartusⅡ6.0环境下编写编译并配置器件引脚。由于源程序非常大，这里只给出了R寄存器赋值的部分程序代码。
结束语
本文介绍了利用锁相频率合成器ADF4360-4为WLAN混频电路中设计本振信号源的应用实例，给出了设计的关键参数及设计方法，以及器件的控制流程及程序代码。最后测得相噪、杂散等指标均基本达到了ADF4360-4要求标准。其中，相位噪声为-85 dBc/Hz@1 kHz，杂散优于-70 dBc。利用ADF4360-4设计的频率合成器可精简倍频装置，简化电路结构、降低功耗和设备成本，可广泛应用于射频电路系统(如无线局域网)以及通信系统中。
