通过 SPICE 仿真预测 VDS 开关尖峰
【导读】电源行业的主要目标之一是为数据中心和5G等应用中的电源设备带来更高的电源转换效率和功率密度。与具有单独驱动器 IC 的传统分立 MOSFET 相比，将驱动器电路和功率 MOSFET（称为 DrMOS）集成到 IC 中可提高功率密度和效率。
电源行业的主要目标之一是为数据中心和5G等应用中的电源设备带来更高的电源转换效率和功率密度。与具有单独驱动器 IC 的传统分立 MOSFET 相比，将驱动器电路和功率 MOSFET（称为 DrMOS）集成到 IC 中可提高功率密度和效率。
此外，DrMOS 的倒装芯片技术通过缩短响应时间和减小芯片与封装之间的电感，进一步优化了稳压器的性能（图1）。
图 1这是传统引线键合和倒装芯片技术之间的比较。资料Monolithic Power Systems
然而，基板和 PCB 上的寄生电感会显着影响漏源电压 (V DS ) 尖峰，这是由于寄生电感与 MOSFET 输出电容 (C OSS ) 之间的谐振造成的。高 V DS尖峰可能会导致 MOSFET 雪崩，从而导致器件性能下降和可靠性问题。为了防止 MOSFET 发生雪崩击穿，有多种方法可以减轻电压应力。
种方法是在 DrMOS 上应用更高电压的双扩散 MOSFET (DMOS) 工艺。如果在功率 MOSFET 设计中采用此工艺，由于同一空间内并联 DMOS 的数量减少，因此 DrMOS 的导通电阻 (R DS(ON) )会更高。
第二种方法是使用缓冲电路来抑制电压尖峰。然而，这种方法会导致缓冲电路产生额外的损耗。此外，添加缓冲电路可能无法有效降低 MOSFET 的 V DS尖峰，因为引起谐振行为的杂散电感主要集成在 DrMOS 的封装中。
当尝试提高稳压器效率并减少 MOSFET 的电压尖峰时，上述权衡可能会导致难以量化和优化寄生电感对 PCB 和基板的影响。
本文将首先讨论寄生电感建模。接下来，在 SPICE 仿真工具中应用等效寄生电路模型来预测 V DS开关尖峰。将提供实验结果来验证寄生模型的可行性。
DrMOS 上的寄生电感建模
为了模拟寄生电感，构建了 DrMOS 和 PCB 的 3D 结构以进行仿真分析（图 2）。材料、叠层信息和 PCB 以及封装层厚度等参数对于建模精度至关重要。
图 2 DrMOS 和 PCB 的 3D 建模结构可用于获取寄生电感。资料Monolithic Power Systems
对 PCB 和 DrMOS 进行 3D 建模后，可以通过 ANSYS Q3D提取器表征并获得寄生电感。由于本文重点关注 MOSFET 的 V DS尖峰，因此感兴趣的主要仿真设置是电源网络和驱动器网络上的寄生参数。
当考虑从 Q3D 提取器获得的寄生分量时，可以在不同频率条件下选择寄生电感矩阵（包括 DrMOS 上每个网络的自项和互项）。由于高侧 MOSFET (HS-FET) 和低侧 MOSFET (LS-FET) 上的 V DS 谐振频率在 300 MHz 至 500 MHz 之间，因此采用 300 MHz 条件下的寄生电感矩阵作为进一步的行为模型模拟。
SPICE上的行为模型仿真
从Q3D导出等效寄生元件模型后，考虑了不同类型的去耦电容对PCB的影响。由于在多层陶瓷电容器 (MLCC) 上施加直流电压后电容会衰减，因此在特定直流电压偏置条件下考虑每个单独 MLCC 的等效电路非常重要。每个考虑因素都应基于 MLCC 的工作电压。图 3显示了 SPICE 上行为模型仿真的电路配置。
图 3可以使用行为模型仿真来配置电路。资料Monolithic Power Systems
表 1显示了基于图 3 所示原理图的模拟和测量条件。
表1数据为实验测试台的结果。资料Monolithic Power Systems
优化寄生电感
为了抑制 V DS尖峰而不影响效率，优化 PCB 和封装上的寄生电感至关重要。借助先进的封装技术，可以将输入电容器集成在封装中，以缩短去耦路径（图4）。在封装内并联嵌入式电容可以有效降低DrMOS上的等效寄生电感。
图4具有嵌入式电容器的 3D DrMOS 结构优化了 V DS尖峰。资料Monolithic Power Systems
表2显示了在 DrMOS 上使用不同去耦电容器配置时的等效寄生电感和 V DS尖峰。
表2显示了不同电容器配置的等效寄生电感和 V DS尖峰。资料Monolithic Power Systems
如表 2 中的仿真结果所示，不仅等效寄生电感降低，而且MOSFET 上的V DS尖峰也得到抑制。此外，由于 MLCC 的低 ESR 特性，嵌入式输入电容器不会产生额外的功率损耗。因此，可以添加不同的嵌入式输入电容器来减少 DrMOS 应用中的寄生电感。
带有嵌入式电容器的DrMOS
本文解释了寄生电感对 V DS开关尖峰的影响，以及防止 V DS开关尖峰导致 MOSFET 雪崩击穿的几种方法。为了量化寄生电感对 V DS开关尖峰的影响，首先引入了寄生电感建模，然后提出了 SPICE 上的行为建模。
通过 SPICE 获得的结果与 MP87000-L 等 DrMOS 解决方案的实验结果非常吻合，这意味着该行为模型可以准确预测 MOSFET 上雪崩击穿的风险。
为了有效抑制 V DS尖峰而不需要任何权衡，在封装中引入了嵌入式电容器。行为模型仿真证实，这些电容器可以降低等效寄生电感，从而降低 V DS尖峰，而不会产生额外损耗。
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