工程师必须知道的大电流单通道栅极驱动器设计技巧
【导读】NCD(V)5700x 是大电流单通道栅极驱动器，内置电流隔离功能，用于在高功率应用中实现高系统效率和可靠性。其特性包括：互补输入（IN+ 和 IN-），开漏故障（
）和就绪 (RDY) 输出，复位或清除故障功能（
），有源米勒箝位 (CLAMP)，去饱和保护 (DESAT)，去饱和情况下软关断，拉电流 (OUTH) 和灌电流 (OUTL) 分离驱动输出（仅限 NCD(V)57000），精确欠压闭锁 (UVLO)，低传播延迟（最大值90 ns）和小脉冲失真（最大值25 ns），较高的共模瞬变抗扰度 (CMTI)——在 VCM = 1500 V条件下可承受 100kV/us（最小值），输入信号范围涵盖 5 V 和 3.3 V，输出差分偏置电压（VDD2-VEE2）最高 25 V（最大值），VDD2 额定值为 25 V（最大值），VEE2 额定值为 -10 V（最大值）。NCD(V)5700x 提供 5 kVrms 电流隔离和 1.2 kV 工作电压能力，输入和输出之间的爬电距离保证至少 8 mm。宽体 SOIC-16 封装满足增强型安全绝缘要求。
本应用笔记介绍 NCD(V)5700x 在系统应用中的一些参数、功能和设计技巧。
互补输入逻辑信号与输出之间的关系如表 1 所示。
表 1. 输入和输出信号逻辑
注：X：浮空，内部 50 kΩ 下拉电阻将 IN+ 下拉至 GND1，内部 50 kΩ 上拉电阻将 IN- 上拉至 VDD1。Hi-Z：高阻抗状态。
输入逻辑信号框图如图 1 所示。
图1. 输入逻辑信号框图
为了获得良好的信号质量和抗扰度，可以在微控制器和栅极驱动器输入（IN+、IN-、）之间放置一个输入滤波器 RC 网络。RC 值将取决于系统要求的输入频率范围、占空比和时间延迟。此 RC 滤波器的应用电路如图 2 所示。此 RC 滤波器需要放在尽可能靠近栅极驱动器引脚引线的地方。高压输出电路的共模瞬变噪声可能会干扰低压输入侧。数字控制输入应使用低阻抗信号源以防止出现毛刺或造成意外开关。优先使用标准 CMOS 或推挽驱动电路，避免开漏配置。
图 2. 输入信号的 RC 滤波器网络
根据表 1，当 PWM 信号作用于同相输入 (IN+) 时，反相输入 (IN-) 可用于使能/禁用输入信号。信号使能/禁用的电路示例如图 3 所示。
此配置仅控制输出信号，不控制任何保护（UVLO 和去饱和）的复位功能，输出跟随同相信号。
图 3. 反相输入 (IN-) 控制信号使能
串联电阻和解耦电容必须置于 VDD1 和 GND1 之间。电容需要尽可能靠近栅极驱动器引脚引线，以滤除任何高频噪声并维持输入偏置电压。一般使用值为 0.1 μF 和 2.2 μF 的低 ESL 和 ESR 芯片电容 (MLCC)，如图 4 所示。图 5 显示了 5.0 V 和 3.3 V 条件下的典型输入偏置工作电源电流；当采用 5.0 V 或 3.3 V 电源供电时，可以估算功率需求。
图 4.用于输入电源偏置 (VDD1) 的解耦电容
图 5. 输入电源电流 (IDD1) 与输入频率
NCD5700x 系列具有高拉电流和灌电流能力。因而需要额外的布局措施，尤其是当外部栅极电阻值较小时。由于内部功率 MOSFET 导通，将出现高峰值电流瞬变。解耦电容须放置在 VDD2、VEE2 和 GND2 之间，并且尽可能靠近驱动器引脚引线，以防止 PCB 走线和封装的寄生电感导致偏置电压过冲或欠冲。主要电流需求来自外部负载电容，因此峰值电流取决于外部栅极电阻。在一般应用中，当栅极电阻值大于 10 Ω 时，每个正 (VDD2) 和负 (VEE2) 偏置需要 10 μF 电容。当栅极电阻小于 10 Ω 时，建议使用 20 μF 电容。当然，低 ESL 和 ESR 芯片电容 (MLCC) 是首选。电路示例如图 6 所示。典型输出偏置工作电源电流与输入频率、环境温度、负载电容的关系分别如图 7、图 8 和图 9 所示。
请注意，这些曲线代表外部栅极电阻仅为 1 Ω 时的极端开关条件。大多数应用会使用更高的栅极电阻值，因此，电流将比这些曲线中所示的值要低。可以估计正偏置和负偏置电源的功率需求。
图6. 用于输出电源偏置的解耦电容（VDD2和VEE2）
图 7. 输出电源电流（IDD2 和 IEE2）与输入频率
图 8. 输出电源电流（IDD2 和 IEE2）与负载电容
图 9. 输出电源电流（IDD2 和 IEE2）与环境温度
当外部栅极电阻和电源偏置是固定值时，务必检查栅极驱动器的功耗。设计方案必须确保当器件在期望温度范围内工作时，器件结温不超过额定最大值。栅极驱动器的功耗计算公式如下所示。
其中：
PD-total 为器件总功耗(W)
PD-input 为输入偏置(VDD1)功耗 (W)
PD-output 为输出偏置(VDD2、VEE2)功耗 (W)
为了计算输入偏置功耗 (PD-input)，可以使用图 5 中提供的输入电源电流值或数据表中的最大偏置电流。公式为：
图 10 中的框图显示了输出偏置功率输送路径。为了计算输出偏置功耗 (PD-output)，必须考虑两个因素。首先是拉电流/灌电流功率 MOSFET 的内部逻辑电路和结电容充放电损耗的基本工作功率需求。这可以在空载条件下使用特定的 VDD2 和 VEE2 电压偏置条件进行测量，如图 11 所示。其次，当输出驱动负载时，输出偏置的功耗在内部拉电流/灌电流功率 MOSFET 的等效导通电阻和外部栅极电阻之间分配。
图 10.输出偏置的功率输送路径
图 11.空载时的输出电源电流（IDD2、IEE2）与输入频率
PD-output 的计算公式为：
其中：
Fi = 输入频率
Qg = 栅极电荷
Rsource = 内部拉电流 MOSFET 导通电阻 图片 1Ω
Rsink = 内部灌电流 MOSFET 导通电阻 图片1Ω
Rg = 外部栅极电阻
结温可通过下式估算：
其中：
Rth(JA) = 结至环境热阻
TA = 环境温度
Tth(JA) = 150°C/W，条件：100 mm2，1 盎司铜，1 个表面层
Tth(JA) = 84°C/W，条件：650 mm2，1 盎司铜，1 个表面层和2个内部电源平面层
（公式4）也可用于计算最大结温 TJ(MAX) 为 150°C 时环境温度 (TA) 下的最大允许功耗 (PD )。图 12 显示了基于特定 PCB 布局、层和表面积的 NCD(V)5700x 系列结至环境热阻对应的功耗降额曲线。
图 12：NCD(V)5700x 系列的功耗降额曲线
为确保驱动操作的电压正确，输入 (VDD1) 和输出 (VDD2) 偏置电源通过欠压闭锁保护进行监测。当 UVLO 保护被触发时，输出信号逻辑将立即变为低电平，传播延迟变短。RDY 引脚上的电源良好 (READY) 信号仅表示此 UVLO 事件，可能具有 8 μs（典型值）延迟时间。RDY 引脚输出接口为内部开漏，通过 50 kΩ 上拉电阻拉至 VDD1。图 13 中的框图显示了 UVLO 和 RDY 功能。详细时序图已在数据表中给出。图 14 和图 15 显示，RDY 仅与欠压闭锁保护相关。
图 13：NCD(V)5700x 系列的 UVLO 和 RDY 功能框图
图 14：NCD(V)5700x 系列的 UVLO2 触发时的 RDY 波形
图 15：NCD(V)5700x 系列的 DESAT 保护触发时的 FAULT 波形
为了防止功率半导体器件在过流或短路事件中消耗过多功率，去饱和保护功能是一种在栅极驱动器中加以实现的有效且低成本的方法。利用功率器件的正向特性，可以检测高器件电流导致较高饱和电压或过渡到有源区域（双极性器件）/饱和区域（单极性器件）的情况。因过流而关断时，如果栅极电压像在正常开关操作中一样快速关断，将出现高 di/dt。这与电源路径中的寄生环路电感一起，会产生较高关断 dV/dt，进而可能导致过压应力，并可能损坏开关。当 DESAT 保护触发时，软关断 (STO) 特性可降低功率器件上的应力。栅极驱动器中具有较低灌电流能力的额外 MOSFET (STO) 将激活，取代具有高灌电流能力的正常关断晶体管。栅极放电电流减小，栅极电压缓慢关断，因此关断 di/dt 和 dV/dt 较低。STO 功能不影响正常工作时的开关损耗。灌电流 MOSFET 和软关断 MOSFET 的典型饱和电流如图 16（灌电流 MOSFET，QSink）和图 17（软关断 MOSFET，QSTO）所示。图 15 显示 STO 激活时负载电容电压缓慢下降。图 18 是带软关断功能的去饱和保护框图，详细时序图参见数据表。
图 16：内部灌电流 MOSFET (Qsink) 的典型饱和电流
图 17：内部软关断 MOSFET (QSTO) 的典型饱和电流
图 18：NCD(V)5700x 系列的去饱和保护示意图
DESAT 保护电路仍需避免在功率器件导通的短瞬态时间内误触发，以允许集电极/漏极电压降至 DESAT 阈值以下。该瞬态持续时间称为“DESAT 消隐时间 (tBlank)”。消隐时间由内部恒定充电电流源 (IDESAT-CHG )、DESAT 阈值电压 (VDESAT-THR ) 和外部消隐电容 (CB) 控制。当输入信号有效时，消隐电容由“DESAT 放电 MOSFET”进行放电，从而输出低电平，然后在下一个导通周期复位消隐时间。典型应用电路如图 19 所示。
图 19：典型去饱和保护应用电路
其中：
VDESAT?THR = 9 V（典型值）
VD?OFFSET = 0.7 V（典型值）
IDESAT?CHG = 0.5 mA（典型值）
tLEB = 450 ns（典型值）
在稳态下，DESAT 至 GND2 的电压为以下电压之和：电阻 (RDESAT) 上的电压、二极管 (DDESAT) 的正向电压和功率器件的饱和电压 (VCE-SAT)。功率器件饱和电压的触发阈值 (VCE-SAT-THR) 可以计算如下：
图 20：NCD(V)5700x 系列的消隐时间 (tBlank) 与消隐电容 (CB) 的关系
由于该检测环路中的一些寄生元件的原因，DESAT 保护可能会误触发，或者触发电流值意外地与计算值不一致。图 21 显示了去饱和模块二极管的结电容 (CJ-DESAT) 和电源环路中的寄生电感 (Lk)；当应用 DESAT 保护时，电路需要考虑这些元件。
图 21：考虑去饱和保护电路中的寄生元件
DESAT 上负电压的机制主要是由于 CJ-DESAT 的放电。此负电压的原理如图 22 所示。在 QS 开关关断状态下，DDESAT 结电容 (CJ-DESAT) 的电压接近 BUS 电压，因为 DESAT 放电开关导通以使 DDESAT 能够承受 BUS 电压。结电容储存的能量 ECJ-DESAT = 1/2 CJ-DESAT VBUS 2。当 QS 导通时，CJ-DESAT 放电，其能量传输到消隐电容 CB，导致 CB 上出现负电压。如果结电容的值高于消隐电容的值，则消隐电容的负电压将更高，因为来自结电容的能量更多。该负电压会由 IDESAT-CHG电流源快速恢复，直至达到正电压并跟随 IGBT 的饱和电压。如果不通过调整消隐电容值来应对，可能会延长去饱和触发功能的延迟时间，导致 IGBT 的短路峰值电流更高。图 23 显示了以 GND2 为基准的 DESAT 电压的仿真结果。NCD(V)5700x 系列 DESAT 引脚的设计可承受高达 -9 V 的负电压而不会损坏 IC。
图 22：当 Qs 导通且 DESAT 放电开关关断时
图 23：Qs 导通期间的 DESAT 波形（仿真）
如果需要外部负电压保护，保护二极管 Dp 可与消隐电容并联。此二极管可以限制负电压，并改善延迟时间。图 24 和图 25 显示了使用保护二极管的电路和仿真结果。基于此分析，去饱和模块二极管 (DDESAT) 应具有低结电容值和快速反向恢复性能。保护二极管 (Dp) 应具有低正向电压和低漏电流。建议使用的 DDESAT 和 Dp 二极管如表 2 和表 3 所示。
图 24：DESAT 和 GND2 之间使用保护二极管 (Dp)
图 25：使用保护二极管时 Qs 导通期间的 DESAT 波形（仿真）
表 2：去饱和保护模块二极管 (D-DESAT)
表 3：保护二极管 (Dp)
注意：VR < 20 V 时的漏电流，Ta = 125°C 或 150°C
布置保护二极管时，需要考虑额外结电容和漏电流对消隐时间的影响。基于功率整流器或 IGBT 关断的反向恢复电流所带来的 dIc/dt，功率路径寄生电感将产生高频电压 (VLk)。此高频噪声可能通过去饱和引脚和 GND2 注入栅极驱动器。去饱和电阻 (RDESAT) 值如果足够大，可以抑制这种情况，使该噪声电流进入电源环路，而不是检测环路。一般而言，RDESAT 建议使用大约 1 kΩ 和 2.2 Ω。如果因为使用快速切换功率器件而产生较高 dVCE/dt 或 dVds/dt，去饱和电阻还可以有两个去饱和模块二极管以降低总结电容。当然，如果因此导致去饱和模块二极管和去饱和电阻上的正向电压较高，则触发阈值电压也会改变。建议应用电路如图 26 所示。
图 26：改进去饱和保护的建议应用电路
理想的 DESAT 电压波形图和消隐时间设计概念如图 27 所示。消隐和滤波时间之和必须小于功率器件的短路能力持续时间，以防止影响可靠性寿命，并且消隐时间应大于功率器件正常工作时的集电极/漏极电压下降时间，以防止任何误触发。
图 27：去饱和波形 (VDESAT) 图和消隐时间设计概念
NCD(V)57000/57001 栅极驱动器设计涉及到很多设计技巧，很难在一篇文章中讲述清楚。这篇中我们介绍了NCD(V)5700x的输入(IN)和输出(OUT)信号、输入偏置电源(VDD1)、输出正负偏置电源(VDD2和VEE2)、功耗(PD)和结温(TJ)、欠压闭锁(UVLO)和就绪(RDY)和去饱和(DESAT)保护和软关断(STO)这六个部分的参数、功能和设计技巧。
下篇文章我们将重点关注NCD(V)5700x的考虑使用外部BJT缓冲器实现软关断(STO)、用于偏置电源的齐纳分离式稳压器、栅极驱动电路中的箝位二极管、布局布线考虑等内容。
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