【CMOS逻辑IC基础知识】——解密组合逻辑背后的强大用途！（下）

【导读】在上一期的芝识课堂中，我们和大家一起了解了CMOS逻辑IC可以分为组合逻辑和时序逻辑，并以几种典型电路单元的对应逻辑关系详细解读了组合逻辑电路的原理。这一期芝识课堂中，我们将继续和大家分享CMOS逻辑IC的基础知识，并通过实际电路单元来帮助大家分析组合逻辑和时序逻辑中各自所对应的输入和输出之间暗藏的逻辑关系。

多路复用器

多路复用器也是一种典型的组合逻辑电路，比如东芝的74VHC157和74VHC153，多路复用器将从多个输入信号中选择一个信号并将其转发到单个输出线。图1所示的时序图显示了如何从两个输入中选择一个信号。当选择引脚为低电平（0）时，信号从A引脚转发到Y引脚。当选择引脚为高电平（1）时，信号从B引脚转发到Y引脚。

图1 2对1多路复用器的时序图

模拟多路复用器／解复用器

与多路复用器类似，模拟多路复用器／解复用器作为组合逻辑电路，包含模拟开关，以从多个模拟输入中选择一个信号并将其转发到单个输出线。由于模拟开关可以双向传输信号，因此模拟多路复用器也可用作解复用器。模拟多路复用器／解复用器可用于传输模拟和数字信号，典型的产品比如东芝的74VHC4051、74VHC4052和74VHC4053。

模拟开关

在组合逻辑方面还有一个广泛应用的电路单元：模拟开关，比如东芝的74VHC4066。模拟开关可以在任一方向上传导正弦波信号等模拟信号。它在打开时传递信号，在关闭时阻断信号。模拟开关由一对n沟道和p沟道MOSFET并联组成，以降低导通电阻，提高I/O线性特性。模拟开关的数据表显示了典型的正弦波失真、最大频率响应、馈通衰减、串扰和其它模拟开关特性。图2、图3和图4是模拟开关的逻辑符号、真值表、时序图和逻辑示意图。

图2 模拟开关的逻辑符号和真值表

图3 模拟开关的时序图

图4 模拟开关的逻辑示意图

介绍了多个组合逻辑应用之后，我们再来看看时序逻辑的主要应用电路单元。

锁存器

首先我们来一起分析一下锁存器（以东芝的74VHC373为例）。锁存器可以在特定条件下保留数据。锁存器有D型和RS（复位和设置）型等类型。下面将以D型锁存器为例对操作进行说明。例如，D型锁存器具有输入数据引脚（D）、锁存器启用引脚（LE）和输出数据引脚（Q）。在此例中，当LE为低电平时，Q将保留D的先前值。当LE为高电平时，Q将跟随D而变化。图5显示了D型锁存器的时序图。

图5 D型锁存器的时序图

触发器

触发器（以东芝的74VHC74为例）是时序逻辑的另一个主要电路单元，触发器可以在特定条件下保留数据。“flip-flop”（触发器）这个词有时缩写为FF。触发器有D型和JK型等类型。下面将以D型触发器为例对操作进行说明。

D型触发器与D型锁存器的不同之处在于，即使在时钟设置为无效后（在本例中为低电平）之后，D型触发器仍保留输出数据（当LE输入为高电平时，D型锁存器将数据从D输入端传输至Q输出端）。例如，D型触发器具有输入数据引脚（D）、时钟引脚（CK）和输出数据引脚（Q）。该触发器将输入数据（D）锁存在CK的上升沿上，并将其传输至Q。无论输入数据（D）如何，Q均保持不变，直到CK的下一个上升沿。换句话说，Q将保留锁存在CK的前一上升沿上的输入数据（D）。图6显示了D型触发器的时序图。有些触发器有一个清除（CLR）或预设（PR）输入引脚，用于将内部状态初始化为已知值。触发器用于异步信号的同步器和数字信号的延迟电路以及计数器、分频器等。

图6 D型触发器的时序图

我们通过逻辑示意图（图7）说明D型触发器的操作。D型触发器由两种D型锁存器组成。当时钟的上升沿施加到CK时，D型锁存器#1被激活。当时钟（CK）为高电平时，D型锁存器#1保持激活状态，因此D型锁存器#2中的第一个时钟反相器也处于激活状态。因此，D型锁存器＃1中保存的数据将传输到输出（Q），如蓝色箭头所示。即使输入更改状态，输出也将保持不变。

当时钟下降沿施加到CK时，D型锁存器#2被激活。结果，保存在D型锁存器＃2中的数据将继续出现在绿色箭头高亮显示的输出端（Q）。同样，即使输入状态改变，输出也保持不变。应该注意的是，直到已知输入在时钟（CK）的上升沿被锁存之前，输出（Q）的值才是未知的。

图7 D型触发器逻辑示意图

计数器

计数器（东芝74VHC393，74VHC161）是一种典型的时序逻辑电路单元，计数器在每个时钟（CK）脉冲上按顺序进行递增或递减计数。一个4位计数器的模数可达16；一个8位计数器的模数可达256；一个14位计数器的模数可达16384。某些计数器具有CLR输入，用于将内部状态初始化为已知值。

计数器集成在数字定时器、电子计算器、秒表和许多其它设备中。计数器大致分为异步（纹波进位）和同步（并行进位）计数器。设单个触发器的传输延迟时间为tpd。然后，n级异步计数器将产生相当于n×tpd的大延迟。还应注意，当计数器输出馈送至逻辑门时，异步计数器可能产生风险。图8显示了一个典型的同步（并行进位）计数器的时序图，它在时钟（CK）的每一个边沿上按顺序进行递增计数。

图8

移位寄存器

移位寄存器（如东芝的74VHC164，74VHC165）可以配置为串行-并行（SI-PO）或并行-串行（PI-SO）转换。并行-串行转换有助于减少传输线的数量（即传输位宽度）。某些移位寄存器具有CLR输入，用于将内部状态初始化为已知值。移位寄存器由多个触发器组成。图9通过逻辑示意图和时序图说明移位寄存器的操作。移位寄存器由级联触发器组成，其中每个触发器的输出端（Q）连接至该链中下一个触发器的数据（D）输入端。串行输入（SI）施加至第一触发器的数据（D）输入端。来自SI的数据在时钟（CK）的上升沿被锁存，并出现在QA处。利用四个时钟脉冲，来自SI的数据被传输到第四个触发器。结果，串行输入（SI）被转换为并行输出数据出现在QD、QC、QB和QA处。

图9 移位寄存器（串行输入，并行输出）的时序图

本期芝识课堂中，我们以典型的几个逻辑电路单元来说明组合逻辑和时序逻辑电路单元是如何进行输入和输出逻辑转换的，从而了解逻辑IC的各种基础逻辑知识，下期芝识课堂我们将带大家了解数据读取的相关知识，感兴趣的话千万不要错过哦。

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