欧洲推动Chiplet新标准，以保证供应链安全

一家德国财团正在开展一项耗资 1600 万欧元的项目，以确保chiplet的供应链安全，并促进欧洲的最终组装。这旨在为具有安全元件和端到端设计流程的chiplet组装创建新标准。

“新型和值得信赖的电子产品分布式制造”的 T4T 项目包括博世、X-Fab、奥迪和欧司朗等领先制造商以及来自各个弗劳恩霍夫研究所的研究人员。

电子元件的安全供应对德国来说具有越来越重要的战略意义，因为芯片制造向非欧洲地区转移增加了引入恶意软件和间谍功能的脆弱性。

研究人员表示，与此同时，第三方窃取电路设计的知识产权 (IP) 的风险也在增加。因此，该项目旨在通过后量子加密为亚洲代工厂制造的芯片和chiplet添加安全元件，并在德国的可信环境中进行系统的组装和编码。

该项目正在研究两种方法：晶圆上晶圆组装，以及在中介层基板上组装chiplet。

这将导致封装和互连技术过程的标准化，并为偏移和结构尺寸定义新的设计规范和公差规则。

到 2025 年 3 月，演示者将展示新的设计流程和方法以及经过调整的制造工艺，其中包括 NanoWired、Suess、DISCO 和 IHP 以及弗劳恩霍夫研究所 IZM-ASSID、IPMS、IIS/EAS 和德累斯顿工业大学。

弗劳恩霍夫光子微系统研究所 IPMS 正在研究经典前端晶圆制造和后端封装之间的接口，以最大限度地减少污染和缺陷密度并提高工艺质量。它还将研究如何研究和测试使用非易失性存储器 (NVM) 的后量子密码技术。这个安全元素，连同分布式制造，应该提供额外的保护。

弗劳恩霍夫可靠性和微集成研究所 IZM 及其全硅系统集成德累斯顿 (ASSID) 参与生产具有加密存储元件的 300 毫米晶圆到晶圆演示器以及具有集成chiplet的中介层晶圆。

晶圆到晶圆键合允许在类似尺寸的较chiplet上分配功能，并为适用于子组件的封装技术提供基础。例如，英国 AI 芯片设计公司Graphcore 正计划使用这种技术来组合其芯片以获得更高的性能。

然而，在分体式制造中使用不同的芯片尺寸会导致封装出现问题。

这导致chiplet组装，在一个中介层上具有多个不同尺寸的设备，或 2.5D 组装。

因此，Fraunhofer IZM-ASSID 正在开发一种基于裸片到晶圆键合工艺和高密度互连的方法，该方法可以在一个芯片上组合不同尺寸的芯片。由此产生的异构系统预计将大大有助于建立具有可用于许多不同系统的键合chiplet的内插器的新标准。

弗劳恩霍夫集成电路研究所 IIS 及其自适应系统开发 (EAS) 部门将致力于端到端设计方法。将开发设计流程所需的组件和接口，并在模块化多工艺设计套件中提供必要的芯片和封装数据。

它还将用于演示器的电气设计以及制造后的电气测量。