剑指1.8纳米！英特尔发布半导体技术路线规划
? 在IEDM会议上，英特尔分享了它的工艺技术路线图和它对未来三到四年内将出现的芯片设计的设想。正如预期的那样，英特尔的下一代制造工艺--英特尔4和英特尔3--有望在2023年和2024年分别用于大批量制造（HVM）。此外，该公司的20A和18A生产节点将在2024年为HVM做好准备，这意味着18A将提前上市，IEEESpectrum发布的一张幻灯片表明。
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英特尔4准备就绪，英特尔3将于2023年下半年推出
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明年，英特尔将发布代号为MeteorLakeCPU的第14代酷睿，这是其首个采用多芯片（或多瓦）设计的大众市场客户处理器，每个芯片组都将使用不同的工艺技术制造。英特尔的MeteorLake产品将包括四块芯片：使用英特尔4号工艺技术（又称7纳米EUV）制造的计算芯片（CPU内核）、台积电可能使用其N3或N5节点生产的图形芯片、SoC芯片和I/O芯片。此外，这些瓦片将使用英特尔的Foveros3D技术进行互连。
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MeteorLake的计算瓦片可以说是软件包中最令人兴奋的部分，因为它将在英特尔4（以前称为7纳米）上制造，这是该公司第一个将使用极紫外（EUV）光刻的生产节点。据英特尔称，这种制造工艺已经准备好进行大规模生产，尽管它将在几个月后才被部署到MeteorLake的计算芯片的HVM上。考虑到英特尔在2021年10月对该计算芯片进行了供电，该节点到现在已经准备好进行生产，这并不令人惊讶。有点出乎意料的是，英特尔没有确认这种工艺技术是用来制造PonteVecchio的Xe-HPC计算GPU瓦片的，正如两年前种植的那样。
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英特尔将在台积电近四年后开始使用EUV，台积电在2019年第二季度开始在其N7+节点上生产芯片。英特尔需要确保其4纳米级节点的性能达到预期，并提供良好的产量，因为这将是该公司相当不幸的10纳米工艺系列之后的第一个节点，该工艺在其生命周期的早期没有达到预期的性能，其成本高于该公司几年前的期望。
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由于英特尔必须追赶其竞争对手三星晶圆厂和台积电，其英特尔4工艺技术将在2023年~2024年加入其英特尔3制造节点（3纳米级）。根据英特尔分享的数据，这种工艺将在2023年下半年具备制造条件。它将用于制造英特尔代号为GraniteRapids和SierraForest的处理器，这是该公司备受瞩目的产品。SierraForest预计将成为该公司第一个使用节能内核的数据中心CPU，并将与各种基于Arm的高内核产品竞争。
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英特尔已经要在Xeon'GraniteRapids'样品上下功夫了，所以看起来CPU的设计已经准备好了，而节点本身也在HVM2024的轨道上。
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"'花岗岩急流'的第一步已经出炉，产量不错，英特尔3号继续按计划进展，"英特尔首席执行官PatGelsinger在最近的收益电话会议上说。"EmeraldRapids显示出良好的进展，正在按计划完成2023年的任务，GraniteRapids非常健康地在许多配置中运行多个操作系统，加上SierraForest，我们的第一个E-core产品提供世界一流的每瓦特性能，都在2024年稳固地进行。"
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英特尔的18A被移到了2024年下半年
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追赶台积电和三星是很重要的，但要恢复其工艺技术的领先地位，英特尔将不得不跨越这两个对手的步伐。这将在2024年的某个时候发生，届时该公司将公布其20A（20埃，或2纳米）节点，该节点将使用其门控全方位晶体管品牌RibbonFET，以及称为PowerVia的背面电源传输。英特尔预计其20A节点将在2024年上半年做好生产准备；它将用于制造--除其他外--2024年该公司用于客户端PC的代号为ArrowLake的处理器的小芯片。
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英特尔的20A将是业界第一个2纳米级节点，它还将广泛使用EUV来最大限度地提高晶体管密度，提供体面的性能改进，并降低功耗。2024年，它将与台积电为提高晶体管密度和性能而设计的第三代3纳米级（N3S、N3P）工艺技术竞争。这三个节点如何相互叠加，还有待观察。不过，英特尔为其20A工艺设定了很高的标准，因为它同时引入了两项重大创新（GAA、BPD）。
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然而，20A并不是英特尔计划在2025年底开始使用的最先进的工艺技术。该公司还在准备其18A（18埃，1.8纳米）生产节点，有望为英特尔及其英特尔代工服务客户进一步提高PPA（性能、功率、面积）优势。
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对于18A，英特尔最初计划使用具有0.55数值孔径（NA）光学器件的EUV工具，这将提供8纳米的分辨率（低于目前使用的具有0.33NA的EUV工具的13纳米）。但ASML生产的高NAEUV设备将在2025年才准备好，而英特尔的目标是其18A在2025年下半年准备生产，领先于其竞争对手。
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由于使用当前一代的EUV工具有可能使3nm后的节点达到8nm的分辨率，并采用多图案技术（尽管这将延长生产周期，并有可能影响产量），英特尔愿意为18A承担一些额外的风险，并使用ASML的TwinscanNXE:3600D或NXE:3800E来制造这一节点的芯片，因为它认为这将为它带来无可争议的市场领先地位。
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事实证明，第一批20A和18A的测试芯片已经被录制出来了。
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英特尔公司负责人说："在英特尔20A和英特尔18A这两个最先受益于RibbonFet和PowerVia的节点上，我们的第一批内部测试芯片和一个主要的潜在代工客户的测试芯片已经在晶圆厂中运行，"他说。"我们继续按计划在2025年前重新获得晶体管性能和功率性能的领先地位。"
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系统技术共同优化
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20A和18A的生产节点都将广泛使用EUV工具（甚至有可能是高NAEUV工具），使得在这些技术上生产的芯片非常昂贵。即使是今天的大型单片式4纳米和5纳米芯片，其开发、验证和生产成本也很高，这就是为什么像英特尔的PonteVecchio这样的多芯片设计越来越受欢迎。在2纳米和1.8纳米，进一步分解高性能设计将是有意义的。
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要做到这一点，英特尔认为将需要一种全新的"由外而内"的设计方法。英特尔设想，几年后，芯片设计者将能够把单个芯片的功能分解成一个多芯片的设计，然后使用最优化的技术生产小芯片，以满足他们的性能、功率和成本目标。英特尔将这种方法称为系统技术共同优化（STCO）。例如，由于逻辑的扩展性比SRAM好，所以使用不同的节点生产逻辑和缓存（以获得最佳的成本和性能），然后使用Foveros或EMIB等技术将它们拼接在一起是有意义的。
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考虑到这种方法，一个成功的代工厂将必须为不同的芯片和有竞争力的封装技术提供各种节点。这就是为什么英特尔需要在其竞争对手之前提供最好的逻辑技术（即20A和18A），以确保它在那些即将到来的多芯片设计中做出最有利可图的部分。
