Chiplet技术大放异彩，国内国外厂商你追我赶
1月6日，在2023年美国消费电子展（CES）上，AMD带来了一款重量级产品-Instinct MI300，这是AMD首款数据中心/HPC级的APU，AMD董事长兼CEO苏姿丰称其是"AMD迄今为止最大、最复杂的芯片"，共有1460亿个晶体管，采用了当下最火的Chiplet技术，在4块6纳米芯片上，堆叠了9块5纳米的计算芯片，还有8颗共128GB的HBM3显存。AMD表示，Instinct MI300相较于Instinct MI250，提升了8倍的AI训练算力和5倍的AI能效。
1月5日，长电科技宣布，其采用通过Chiplet异构集成技术完成的XDFOI?Chiplet高密度多维异构集成系列工艺，已按计划进入稳定量产阶段，正在高性能计算、人工智能、5G、汽车电子等领域应用。
随着近年来高性能计算、人工智能、5G、汽车、云端等新兴市场的蓬勃发展，对于算力的需求持续攀升，仅靠单一类型的架构和处理器无法处理更复杂的海量数据，“异构”正在成为解决算力瓶颈关键技术方向。Chiplet技术被视为“异构”技术的焦点，也是当下最被企业所认可的新型技术，全球越来越多的企业都开始研发Chiplet的相关产品。Omdia数据显示，到2024年，预计Chiplet市场规模将达58亿美元，2035年Chiplet的市场规模将超过570亿美元，增长态势十分迅猛。
UCIe联盟的出现将Chiplet推至高峰
2022年3月，英特尔、台积电、三星、ARM等十家全球领先的芯片厂商共同成立了UCIe（UniversalChiplet Interconnect Express）芯片联盟。UCIe联盟的魅力在于可以将各个企业的Chiplet规定在统一的标准之下，这样不同厂商、工艺、架构、功能的芯片就可以进行混搭，从而轻而易举地达到互通，并且还能实现高带宽、低延迟、低能耗、低成本。
芯谋研究高级分析师张彬磊向《中国电子报》记者表示，“小芯片”Chiplet技术的突破有望推动异构计算的发展，Chiplet技术提供统一接口和技术标准，解决异质封装的连接和传输效率问题。UCIe标准将促进Chiplet相关技术的发展，有望在性能和功耗方面达到平衡和商业化价值。
AMD执行副总裁兼首席技术官Mark Papermaster表示：“UCIe标准将成为利用异构计算引擎和加速器来推动系统创新的关键因素，从而催生性能、成本和能效已得到优化的一流解决方案。”
芯原股份创始人、董事长兼总裁戴伟民在接受《中国电子报》记者的采访时表示，UCIe联盟的诞生，将促进开放式的Chiplet生态系统的发展，统一的接口标准起到了重要的桥梁作用，来实现不同厂商的不同工艺、不同功能的Chiplet之间的互联互通。Chiplet的理念更容易落实到芯片设计中。
同时，戴伟民认为，英特尔、AMD、微软、高通、ARM、谷歌等业内龙头企业共同成立UCIe，表明了x86和ARM阵营最有影响力的公司均支持UCIe标准，这使得UCIe极有可能性成为主流标准。同时，具备领先封装技术的厂商，例如，ASE、台积电、三星都参与其中，对发展Chiplet的核心封装技术而言也是一个有力的保障。
长电科技董事、首席执行长郑力在接受《中国电子报》记者采访时表示，Chiplet技术是众多厂商用来在“后道制造”工序中提升集成度的关键。在后道制造，或是集成电路成品制造这个环节中的先进制程技术，并不能改变晶圆本身的线宽线距，而是用所谓的Chiplet技术，即采用异构集成技术把多个小芯片集成在一起，并使其集成的密度更高、互联的密度更高。
国内企业不掉队，快步发展Chiplet
Chiplet技术也是中国半导体产业重点发展的赛道之一，阿里巴巴、芯原股份、芯耀辉、芯和半导体、芯动科技、芯云凌、长芯存储、长电科技、芯来科技、通富微电等企业也陆续加入UCIe芯片联盟中。
戴伟民指出，中国拥有全世界最大的芯片市场，对于UCIe联盟而言，中国市场非常关键，因此中国企业的加持对于联盟的发展也很重要。
芯和半导体（上海）有限公司创始人凌峰认为，单芯片SoC微缩技术已接近极限，模块化SoC—Chiplets逐渐兴起。目前国内Chiplet还处于起步阶段，从SoC转到Chiplet，EDA企业面临着非常大的挑战。他表示，Chiplet是一个全新的概念，如果直接套用原来的EDA工具很难发挥出Chiplet的真正优势。Chiplet需要一个新的EDA平台，在架构、物理实现、分析及验证等方面都要适应Chiplet的需求，从“系统设计”到“签核”做出重构。长电科技表示，其XDFOI?Chiplet高密度多维异构集成系列工艺量产是通过小芯片异构集成技术，在有机重布线堆叠中介层(RDL Stack Interposer, RSI)上，放置一颗或多颗逻辑芯片(CPU/GPU等)，以及I/O Chiplet 和/或高带宽内存芯片(HBM)等，形成一颗高集成度的异构封装体，一方面可将高密度fcBGA基板进行“瘦身”，将部分布线层转移至有机重布线堆叠中介层基板上，利用有机重布线堆叠中介层最小线宽线距2μm及多层再布线的优势，缩小芯片互连间距，实现更加高效、更为灵活的系统集成；另一方面，也可将部分SoC上互连转移到有机重布线堆叠中介层, 从而得以实现以Chiplet为基础的架构创新，最终实现性能和成本的双重优势。
目前，长电科技XDFOI?技术可将有机重布线堆叠中介层厚度控制在50μm以内，微凸点(μBump)中心距为40μm，实现在更薄和更小单位面积内进行高密度的各种工艺集成，达到更高的集成度、更强的模块功能和更小的封装尺寸。同时，还可以在封装体背面进行金属沉积，在有效提高散热效率的同时，根据设计需要增强封装的电磁屏蔽能力，提升芯片成品良率。
郑力表示，4纳米封装技术最大的意义在于，使得未来的芯片技术的提升，不仅可以通过在前道工序中缩小芯片本身的线宽线距来达成，还可以通过在后道工序中把芯片“封”的更加精密，来实现芯片性能的提升。这对于芯片后道制作工序是一种考验，但对于集成电路的异构集成技术的发展而言，则是重要的一步。这也验证了未来Chiplet技术和异构集成技术在进一步推动集成电路的高密度集成上，会起到越来越重要的作用。
Chiplet中国标准正式发布，推动产业前行
我国同样注重小芯片的标准制定。2022年12月16日，首个由中国集成电路领域相关企业和专家共同主导制定的《小芯片接口总线技术要求》团体标准正式通过工信部中国电子工业标准化技术协会的审定并发布。
该标准描述了CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等应用场景的小芯片接口总线（Chiplet）技术要求，包括总体概述、接口要求、链路层、适配层、物理层和封装要求等，以灵活应对不同的应用场景、适配不同能力的技术供应商，通过对链路层、适配层、物理层的详细定义，实现在小芯片之间的互连互通，并兼顾了PCIe等现有协议的支持，列出了对封装方式的要求。对中国集成电路产业延续“摩尔定律”，突破先进制程工艺限制具有重要意义。
中国计算机互连技术联盟（CCITA）秘书长、中国小芯片标准的主要发起人和起草人郝沁汾指出，中国的Chiplet标准是开放的，从标准的协议到参考实现都是开放的，实现参考设计所需的技术细节，都可以在标准协议中找到。联盟将围绕这样一套原生技术标准，进一步完善标准内容，开发相应的参考设计，并孵化相应的企业，以推动我国集成电路行业围绕Chiplet技术形成更加广泛的社会分工。同时CCITA已经在考虑和Intel UCIe在物理层上兼容，以降低IP厂商支持多种Chiplet标准的成本。
