集成电路内部如何降低功耗？具体操作步骤
集成电路（integrated circuit）是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。它在电路中用字母“IC”表示。集成电路发明者为杰克·基尔比（基于锗（Ge）的集成电路）和罗伯特·诺伊思（基于硅（Si）的集成电路）。当今半导体工业大多数应用的是基于硅的集成电路。
是20世纪50年代后期一60年代发展起来的一种新型半导体器件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。其封装外壳有圆壳式、扁平式或双列直插式等多种形式。集成电路技术包括芯片制造技术与设计技术，主要体现在加工设备，加工工艺，封装测试，批量生产及设计创新的能力上。
怎么降低集成电路的功耗
功耗：功率的损耗。指设备，器件等输入功率和输出功率的差额。
功耗一般分为两种，来自开关的动态功耗（电容充放电），和来自漏电的静态功耗。
1、使用MOS管门电路，尽量少使用TTL门电路。
2、给电路设置休眠，待机状态，能够进入省电模式。
3、将电路设计最简化。模块分布合理，减少布线。
4、降低工作频率。
SOC低功耗设计
动态功耗管理的思想是有选择的将不被调用的模块挂起，从而降低功耗。
静态功耗管理是检测的整个系统的工作状态，而不是针对某个模块，如果系统在一段时间内一直处于空闲状态，则静态功耗管理就会把整个芯片挂起，系统进入睡眠状态，以减少功耗
软件代码优化：
使用算法尽量简单。访问寄存器比访问内存用的功耗少，合理利用寄存器较少对内存的访问。
低功耗设计的主要方法：
1、并行结构，可以降低工作频率，同时电源电压可以降低。
2、流水结构，插入寄存器降低组合路径的长度，达到降低功耗的目的。
3、编码优化，采用独热码，格雷码，降低功耗，较少信号的跳变次数。
4、门控时钟
5、存储分区访问，只有被访问的存储器工作，其它存储器不工作
如何最大程度降低未来集成电路的功耗，详细操作步骤
功耗过高已经成为半导体工艺尺寸进一步微缩的主要障碍，并且严重威胁到所有电子领域的一切进展──从推动移动设备更加微型化到开发超级电脑均包含在内。
虽然根本原因在于永恒不变的物理和化学原理，但工程师们已经开发出一系列的创新技术，以用于减轻目前所面临的问题，并可望对振兴未来的芯片产业有所助益。
以下讨论五种可用于降低未来IC功耗的技术。这些技术目前已经在开发中，可望共同解决未来十年内将会面临的功耗问题。
拥抱协同设计
电子设计自动化（EDA）工具可让设计团队从一开始就进行协同设计，从而实现最佳化低功耗设计。事实上，业界最低功耗的处理器和系统级芯片开发人员不仅透过最佳化架构和材料来实现优势，也采用协同设计封装、电源、射频电路和软件来降低功耗，而不至于降低性能或增加成本。
“实现低功耗必须采用覆盖技术、设计方法、芯片架构和软件的全面性方法。”德州仪器（TI）公司设计技术与EDA部门总监David Greenhill表示。
TI已经使用了许多先进技术为每个子系统进行最佳化，从而为低功耗元件提升了新标准，例如打造自有的制程技术来平衡关断模式的漏电流与主动电流性能，或使用电压与频率扩展技术来定义各种省电工作模式。
“第一步是从性能和功耗的观点来确认产品的目标。一旦这些目标确定后，就可以开始采用专用的制程技术，以提供所需的性能，而不至于超出设备的功耗预算。” TI公司28nm平台经理Randy Hollingsworth指出。
EDA工具一直是实现这些更低功耗目标的关键，但有时需要围绕设计回路进行一些反覆，因为采用传统EDA工具进行功耗估计只在接近设计周期结束时才比较精确。对于未来的IC来说，必须在设计周期初期便进行精确的功耗估算。
一些专用工具的供应商已经拾起了接力棒。例如美国加州Atrenta公司推出一款名为Spyglass Power的工具，它可采用标准的暂存器传输级（RTL）描述来执行功耗估计、功耗降低与验证。这些RTL描述在较早的设计周期就能从每种主要EDA工具获得。
图1：Atrenta公司的工具可以很早就估计功耗；此处指出设计周期开始之初的潜在热点。
图片来源：Atrenta公司
“而今，工程师希望能在较早的设计周期展开功耗估计。”Atrenta公司资深工程总监Peter Suaris表示，“你不能再等到设计临近结束时才去估计功耗。你必须在RTL级就针对功耗进行协同设计，并为设计进行改动，以便能从一开始就实现节能效果。”
Atrenta公司宣称，其专用的节能工具能以20%以内的精密度估计最终功耗预算，而功耗降低工具还可使最终设计功耗减少达50%。
降低工作电压
微缩芯片尺寸通常能够降低工作电压，从而实现节能。例如，三星公司（Samsung）最新的20nm‘绿色存储器’芯片透过将工作电压从1.5V降低至1.35V，以节省67%的功耗。
处理器和逻辑电路的工作电压甚至低于存储器元年，但工作电压降低至1V以下时就不可避免地必须进一步改善半导体制程。IBM、英特尔（Intel）、三星、TI、台积电（TSMC）和其他每家半导体制造商均持续改善制程，以便能在更低电压下作业，不过，过去几个制程世代以来的进展速度已开始减缓。
其关键在于晶体管导通的阈值电压在使用不同晶圆时是不一致的，因为在更大尺寸时制程的变化可以忽略。而由于在特定电压下关断状态的漏电流在不同阈值时有很大的变化，因此理想芯片实际上要使用根据其特性定制的供电电压。
英特尔公司声称已具有更好的解决方案──这是该公司花费近十年时间进行完善的一种方案。英特尔采用了所谓三栅极（tri-gate）的3D FinFET晶体管架构，这种架构以三维方式在晶体管通道周围环绕三个金属栅极，使晶体管处于这些栅极的电场之下。这种技术可以抵销阻止工作电压低于1V的制程变化。
“我们已经成功地展示我们的三栅极晶体管结构，可将工作电压减少到0.7V范围，而且还能做得更低。”英特尔公司资深工程师Mark Bohr指出，“这些都是具有更陡峭次阈值斜率的完全耗尽型晶体管，可以更小的漏电流更快切断，同时以更低阈值导通电压。”
资金雄厚的半导体制造商们专注于模拟英特尔公司的3D架构，但一些新创企业则致力于研发新型平面制程，针对缺乏时间和资金来完善3D架构的半导体制造商重启电压调整进程。例如SuVolta公司已经发明出一种用于标准CMOS产品线的超低电压平面制程。
图2：透过采用未掺杂晶体管通道（位于中间的白色区域，在浅绿色的轻掺杂阈值区以及深绿色的重掺杂筛选区上方），SuVolta公司的平面CMOS制程可望使半导体电压进一步降低。
来源：SuVolta公司
SuVolta并未使用3D栅极耗尽型晶体管，改而采用一种未掺杂通道（带掺杂的阈值和保护带）以避免掺杂中的变化。深度耗尽型通道制程可在标准的平面CMOS产品线上实现。
“透过使用平面深度耗尽型通道制程，我们已成功展示供电电压可降低到0.6V，未来还能够降得更低。”SuVolta公司技术长Scott Thompson透露。
SuVolta还取得了第一个授权协议──富士通半导体，该公司将在今年稍晚进行量产。有关该重要授权交易的进一步声明可望在2012年稍晚发布。
智能调节功能
一般来说，供电电压和时脉速度越低，功耗就越低。然而性能也受到影响。因此，最新的微控制器和SoC开始寻求运用智慧电源管理单元，自动调整工作电压与时脉速度来搭配工作负载。
“电源管理的基本思路是单独立地调整芯片不同部份的供电电压和时脉速度，以便在任何特定时间点都能匹配其工作负载，同时关闭未使用的电路。”即将接任Silicon Laboratories公司CEO的Tyson Tuttle表示。
电源管理单元通常以状态机模组的方式建置，能够选择性地降低非关键功能的电压和频率。但随着半导体节点变得更先进，芯片中填入更多的晶体管，一种所谓“暗场硅晶”（dark silicon）的概念──大部份的芯片在需要使用以前均处于断电状态──这或许会是未来半导体的先驱设计理念。
“在未来更先进的制程节点，如22nm，SoC将整合进更多能同时导通的晶体管。”Rambus公司CTO Ely Tsern表示，“暗硅的概念就是在芯片上制作许多特殊用途的功能，但在任何时刻都只启动所需的功能，让其它功能则保持黑暗的断电状态，什么事也不做。”
英特尔在芯片电源管理方面处于领先地位，能够随时时详细地监视核心的温度，允许透过提升频率（turbo模式）以提高性能或降低速度来节省功耗。
图3：英特尔的turbo模式可在高负载期间提升时脉以增加速度，并监控核心温度，在开始过热时逐渐降低时脉速度。
来源：英特尔
但并不是所有的电源管理功能都能十分经济地移植到芯片上。事实上，最智慧化的电源管理方案是在芯片上和外部电源管理单元之间划分任务。“针对外部电源管理存在经常性的需求，因为从功率密度来说，能够加进芯片上的内容是有限的。”Enpirion公司CTO兼共同创办人Ashraf Lotfi表示。
Enpirion公司专门生产独立式电源管理单元，这些电源管理单元能从处理器接收命令，例如当处理器进入睡眠模式时降低处理器的电压，当处理器被唤醒时再迅速恢复电压。
采用3D/光学互连
透过缩短互连线的长度并降低其电线，就能支援更小的驱动器晶体管，从而降低IC的功耗。缩短互连线长度的传统方法是增加金属层，因此目前有些芯片的金属层多达10层。
然而，互连层设计最新创新成果是三维过孔硅（ TSV ），允许将存储器芯片堆叠在处理器之上。这种技术将互连长度减少到芯片间的距离，因此不需要大功耗的驱动晶体管和长的印刷电路板互连线。然而，TSV的经济性比较差，目前大多数芯片制造商的TSV时程都处于延后状态。
“虽然过孔硅（TSV）确实可透过缩短走线长度来降低功耗，但这是一种成本非常高的解决方案。”TI公司的Greenhill表示，“为了更具经济性，TSV需要能够弥补其它不足（如介面性能），才能让它的成本较为合理。”
赛灵思公司（Xilinx nc.）是一家非常了解如何为TSV成本/性能取得平衡的公司，该公司正提供第一款使用TSV的商用芯片。相较于在PCB板上焊接独立元件的方式，赛灵思公司采用这种具成本效益的方案不仅能降低芯片功耗，同时也提升了性能。此外，它还可为赛灵思公司的客户降低BOM成本，赛灵思公司资深总监Ephrem Wu表示。
赛灵思公司透过使用硅中介层（interposer）回避了在PCB板上焊接各个FPGA的问题。这种硅中介层可在单一封装内互连4个高密度的FPGA。
图4：赛灵思公司能够使用台积电的硅插入器在封装内互连4个FPGA，从而使功耗从112W降低到19W。
来源：赛灵思
这种技术不仅能提升性能，还能使功耗降低到19W，相形之下，传统的PCB解决方案功耗还高达112W。另外一种前端技术是使用光学收发器。例如，IBM公司的Power7超级电脑使用从传统光学元件产生的板载光子互连。未来的芯片很可能使用Kotura公司和其它公司提供的专用光学解决方案，将光子功能转移到能够附加处理器与存储器芯片的微型光学芯片上。
“我们的低功耗硅锗元件整合了透镜、滤波器、调制器以及你需要的所有其它光学元件于单颗芯片上。”Kotura公司行销副总裁Arlon Martin指出。
Kotura公司的硅光子制程使其得以将大约香烟盒大小约1万美元的传统光学收发器单元整合进最新款iPhone大小的500美元封装中，使用的功耗更低4至20倍。Kotura公司还展示该公司的SiGe收发器可透过堆叠式CMOS芯片间的气隙传送光学讯号，最终在堆叠芯片之间形成一个高速、低功耗的光学资料通道，适用于代替PCB走线。
试用新材料
采用更高迁移率的材料也能降低功耗。例如在标准CMOS产品线中已经加进了磁性材料，而像碳纳米管和石墨烯等‘神奇’的材料也开始浮出台面。
为了以铁电RAM（FRAM）制造嵌入式微控制器，TI在CMOS产品线中增加了磁性材料。从Ramtron International公司获得授权的FRAM比起快闪存储器更方便，因为它们既具有非挥发性，还支援随机存取。
“与闪存相较，我们非挥发性的FRAM在读写能耗方面更高效。”TI无线事业部CTO Baher Haroun指出。
Enpirion公司也在其CMOS产品线中导入磁性材料，并计划于2012年开始为其电源管理芯片制造整合型电感与变压器。目前，电感和变压器还无法更经济地整合在必须于高频作业的芯片上，但Enpirion公司专有的磁性材料已经着眼于解决这方面的问题。
“我们已经整合了不同的金属合金，使我们的磁性材料可在很高的频率下执行作业，同时还能保持高能效。”Enpirion公司的Lotfi透露。
图5：Enpirion公司的芯片上电感是采用专用制程以及独特的磁合金材料在硅晶圆上制造而成的。
与此同时，Semiconductor Research公司最近资助了IBM和美国哥伦比亚大学共同进行的一项研究计划──将电感整合于处理器上。该公司声称能透过芯片稳压功能在奈秒级时间内调节供电电压，实现工作负载匹配，因而使能耗降幅高达20%。
在不远的将来，CMOS产品线还可能增加的其它近期材料包括砷化铟镓（InGaAs）。英特尔公司计划使用InGaAs增强未来三栅极晶体管上的通道，据称此举可望使工作电压降低至0.5V。
然而，长期来看，碳纳米管和平面版的石墨烯很可能成为未来超低功耗元件的首选材料。
在乔治亚理工学院（Georgia Tech）的实验室中，已经证明石墨烯的互连性能超过铜。IBM公司也已经展示使用碳纳米管或石墨烯材料，可制造出低功耗、超高速的晶体管。TI最近则展示石墨烯可望在晶圆级制造出来。
英特尔公司针对以碳材料实现更高电迁移率方面进行研究，但其结论则是这些材料的商用时机未到。
“使用纳米碳或石墨烯的碳互连结构具有非常吸引人的特性。”英特尔公司的Bohr指出，“不过，尽管大体积材料具有更低电阻，连接路径的电阻却不低。不过这是一种非常具有前景的材料，因此我希望在今后几年能够见到更多的业界相关研究。”
