台积电发表2nm制程架构，超低功耗与3D硅堆叠提供整合与突破性解决方案

台积电于6月16日在2022年北美技术论坛(TSMC 2022 North America Technology Symposium)上展示了其先进逻辑、专业和3D IC技术的最新创新，其中展示了下一代先进2nm制程技术(N2)的纳米晶体管，以及首次亮相将用于3纳米制程技术N3和N3E的独特FinFlex?技术。

N3和N3E制程技术采用TSMC FinFlex?架构
台积电的3纳米制程将于2022年下半年进入量产阶段。台积电表示，TSMC FINFLEX?的革命性架构创新，可为设计人员提供无与伦比的灵活性，同时也提供不同标准单元的选择，其中3-2鳍(Fin)配置可提供最快的时脉速率及最高的效能支援最高要求的运算需求；2-1鳍配置可提供最高功耗效率、最低的功耗与漏电、以及最高的密度；2-2鳍配置可提供高效效能，达到效能、功耗效率与密度之间的最佳平衡。TSMC FinFlex?架构让客户可以创建SoC设计，精确调整以满足需求，优化每一个功能区块的鳍配置来达到性能、功耗、面积微缩目标，以协助客户能将产品快速上市和快速量产。

具备FINFLEX??的N3制程提供最大的弹性

N2技术采用纳米片晶体管架构
台积电的N2技术代表着比N3技术更显著的进步，在相同功耗下速度提高10-15%，或在相同速度下功率降低25-30%，这开启了高效性能新时代。N2技术将采用纳米片晶体管架构，在性能和功耗效率方面提供全节点改进，进而能协助客户下一代产品的创新。除了移动运算基准版本之外，N2技术平台还包括一个高效能变体，以及完整的小晶片整合解决方案。N2技术预计将于2025年开始生产。

精进超低功耗技术
在超低功耗方面，基于过去N12e技术，台积电正在开发N6e技术，提供边缘人工智能和物联网设备所需的运算能力和能源效率。N6e将基于台积电的先进7nm制程技术，预计逻辑密度是N12e的三倍，未来将作为台积电超低功耗平台的一部分，并针对边缘人工智能和物联网应用的综合逻辑、射频、模拟、嵌入式非挥发性记忆体和电源管理IC提供完整的解决方案组合。

突破性的3D硅堆叠解决方案
在3D硅堆叠解决方案上，台积电在先进封装技术平台TSMC 3DFabric?上也展示了TSMC-SoIC?晶片堆叠的两个客户应用突破性解决方案：
1. 世界上第一个基于SoIC的CPU，采用晶圆上堆叠硅晶片(CoW)技术来堆叠三级快取静态随机存取存储(SRAM)
2. 使用晶圆上堆叠晶圆(WoW)技术将突破性智能处理单元堆叠于深沟槽电容器晶片之上。

由于CoW和WoW的N7晶片已经投入生产，对N5的技术支持，预计将于2023年进行。为满足客户对SoIC和其他TSMC 3DFabric?系统整合服务的需求，全球首家全自动3DFabric厂将在2022年下半年投产。获 取 更多前沿科技?研究 进展访问：https://byteclicks.com

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