ASML表态：摩尔定律可延续，1nm工艺能实现

前言：

自从芯片制造技术进入到7nm及以下芯片制程之后，关于摩尔定律的话题讨论在业内越来越频繁。因为芯片制程越往下，纳米制程工艺的突破就越难。

每当以为芯片工艺再难突破的时候，却总是传出实现又一突破进展的新消息。就像台积电已经明确规划处3nm，2nm芯片的量产时间。

作者 ｜ 方文

图片来源 ｜ 网 络

半导体工艺红利消失殆尽

半导体工艺的红利已经所剩无几，往后几年手机性能的提升只会越来越少，直至几乎没有。

从去年开始，半导体芯片行业出现了新的研究方向：

一个是利用新的叠加芯片的方式，来提高芯片的性能，以苹果的M1double双芯为代表，我国的华为也发表了这一方面的专利。

另外一个是光子芯片的研发，其中荷兰政府已经出资组建高校和科研机构成立了项目组。

这是因为在行业中，大部分人认为由于摩尔定律半导体的材料受限，目前的3nm制程至少在两年内还是可以继续提供最先进制程的芯片。

业界的研发人员都希望能够在突破摩尔定律方面或者绕开摩尔定律限制方面开始未雨绸缪。

ASML官方就摩尔定律表态

5月13日，根据ASML公众号官方发布的文章显示，其对摩尔定律的表现抱有乐观态度，认为一些创新方法，在未来十年或者更长的时间，都会让摩尔定律保持持续前行的势头。

并且ASML还表示，这些技术可以将芯片制程推进到1nm工艺。

摩尔关于以最小成本制造复杂芯片的最初预测，也在演进过程中被转述成各种各样的表述，现在这个定律最常被表述为半导体芯片可容纳的晶体管数量呈倍数增长。

ASML称，在过去的15年里，很多创新方法使摩尔定律依然生效且状况良好。从整个行业的发展路线来看，它们将在未来十年甚至更长时间内让摩尔定律继续保持这种势头。

在元件方面，目前的技术创新足够将芯片的制程推进至至少1纳米节点，其中包括gate－all－aroundFETs，nanosheetFETs，forksheetFETs，以及complementaryFETs等诸多前瞻技术。

此外，光刻系统分辨率的改进（预计每6年左右缩小2倍）和边缘放置误差（EPE）对精度的衡量也将进一步推动芯片尺寸缩小的实现。

纳米芯片发展到这个程度，已经接近物理芯片规则的极限了。

但光刻机巨头ASML正式表态，摩尔定律还可延续十年，并且将推进到1nm工艺。

此外，ASML预计系统级的扩展将发挥更大的作用：去年，存储器制造商生产了176个存储层叠加的3DNAND芯片，并宣布到2030年左右将生产超过600个存储层的芯片路线图。

1nm制程是完全有可能实现

摩尔定律主要有3种［版本］：

1、集成电路芯片上所集成的电路的数目，每隔18个月就翻一番；

2、微处理器的性能每隔18个月提高一倍，而价格下降一半；

3、用一美元所能买到的计算机性能，每隔18个月翻两番。

三种说法虽然各有千秋，但在一点上是共同的，即翻番的周期都是18个月，至于翻一番或两番的是什么，就见仁见智了。

ASML则认为在光刻机的分辨率上还可以进行改进，边缘放置误差对精度的衡量的更加精确可以进一步制作更小的芯片。

ASML的意思就是摩尔提出的上述的三个条件中，至少增加芯片的面积、缩小元件的尺寸这两个方面业界是极有机会可以继续推进的。

当然优化集成电路设计是始终都可以进行的，所以三个条件都具备，以此理论上来说，摩尔定律还没有到极限，1nm制程是完全有可能的。

ASML正在制作1nm光刻机

在2020年的12月份，在日本女东京举办的ITF的论坛上，与ASML合作开发光刻技术的比利时半导体研究组织IMEC在微尺度级别上宣布了3nm及以下工艺的技术细节。

称ASML为3m，2nm，1．5nm，1nm甚至Sub1nm制定了清晰的路线图，1nm时代将使光刻机的尺寸大大增加。

半导体研究机构IMEC和ASML一直在合作开发EUV光刻，尤其是关注在超精细规模的研发上，在这次大会上IMEC宣布了1nm及以下工艺的路线图，用以做证可以实现高精度的光刻技术。

而且，IMEC称ASML已经完成了高NAEUV曝光系统的基本设计并计划2022年实现商业化。

从中可以看出，未来阿斯麦尔在光刻机领域的市场影响力肯定会一如既往地巨大。

不过1nm虽然目前还未实现商用，但确实不是各大芯片厂商的重点。

纳米时代结束后，将会进入埃米时代，台积电、英特尔等都制定了雄心勃勃的埃米工艺早期路线图，为下一个时代做准备。

根据台积电公布的规划时间点，3nm工艺的量产时间是今年，而2nm工艺的量产时间是2025年的第二季度。

按照这个速度来看，十年内实现1nm工艺确实是有可能的。

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