从28nm到2nm节点，Imec扩展的DTCO框架量化和基准测试的不同过程和集成方案
集成电路制造占用了多少环境资源？今天，回答这个问题并不容易：因为仍然缺乏准确评估芯片制造环境影响的综合方法。然而，IMEC已经制定了一个解决方案，通过扩大其设计技术协调和优化（DTCO）框架，可以估计当前和未来逻辑CMOS技术、水和温室气体排放的能耗。第一个分析显示，B-36-3芯片技术的数量正在增加。该框架允许企业在大规模生产前做出更可持续的制造过程选择。这些初步研究结果已在国际教育管理研究所会议上公布。
环境可持续性：日益增长的优先事项。
半导体工业是能源、水、化工和原材料的资源密集型工业。在制造过程中，会产生不同类型的排放物，包括二氧化碳、氟化合物和其他温室气体。如何最大限度地减少行业对环境的影响，遵守当地和全球政策，控制环境，健康和安全（EHS）将成为每个半导体工厂长期工作的重要组成部分。
工厂和设备供应商希望实现资源枯竭和全球污染，工厂和设备供应商希望为更绿色的集成电路制造业做出更多努力。虽然EHS控制主要局限于化学品、减排和水资源管理，但半导体公司希望了解和减少其产品中所有生态资源的占用。减少资源占用也可以确保业务的连续性——例如，如果涉及稀缺材料，它可能会给公司带来竞争优势。如今，许多公司依靠生命周期评估来评估产品的环境影响，从材料采购到生命结束。
缺失的拼图：评估未来集成电路的生命周期。
然而，目前的LCA方法远不准确和完整，尤其是在集成电路方面。芯片制造中使用的气体平衡和能量流的最新信息是20世纪10年代主流技术的32纳米技术节点。很难获得即将到来的CMOS过程处理的最新环境数据。已知信息主要来自当地信息，无论是来自设备或材料供应商，还是来自半导体制造商生产后发布的信息。Fabless根本无法获取信息。因此，仍然缺乏全面的方法，这对如何将环境因素纳入早期技术定义阶段具有巨大的挑战。
主要绊脚石：未来技术的复杂性。
随着节点的演变和复杂性的增加，预计CMOS工艺环境的影响将变得非常复杂。多年来，新材料、设备结构、工艺和设备都引入了芯片制造的所有步骤，包括前端线（FEOL）、中端线（MOL）和后端线（BEOL），以确保摩尔定律的连续性。我们正在探索未来的面积和性能（即工作频率），我们正在探索许多选择。
为了打印更窄的间距，光刻技术从193nm（浸没）到双、三、四种图案方法。EUV光刻可用于7nm节点，大大减少了工艺步骤的数量。但并不是每个半导体制造商都实现了这一变化，因为有多种处理路线可供选择。对于未来的技术节点，30nm以下的印刷间距将需要多个EUV岩蚀刻序列。
在FEOL中，FinFET已经成为7nm技术节点的主流设备架构，也是芯片生产中最先进的节点。对于下一个技术节点，Imec认为水平纳米板(垂直堆叠)是发展方向，其次是叉设备架构和互补场效应管(CFET)。
为了跟上前端面积的缩小，BEOL的尺寸必须更快地缩小——导致金属距离越来越小，导线的横截面积越来越小。多年来，互联网层的数量和最密集的金属线的复杂性显著增加。为了降低最密集层的电阻率，正在探索新的金属工艺方案。
从快乐微缩到设计技术协同优化。
随着DTCO的演变：设计技术的协调和优化。大约在2005年之前，半导体行业仍然生活在一个快乐和微观的时代。当时，随着晶体管的不断缩小，它在功耗、性能、面积和制造成本（称为PPAC）方面给整个系统带来了好处。然而，自2005年以来，人们越来越意识到，只有通过设备制造技术和设计的共同优化，才能保持效率。DTCO允许进一步缩小面积，而不是晶体管，而是标准单元水平。微助推器，如自对准格栅极接触或嵌入式电源轨，可以进一步改善芯片不同部件之间的连接，但也对FEOL、BEOL和MOL芯片的生产产生不利影响。
DTCO包括可持续性：Imec方法。
如上所述，DTCO框架可以作为环境指标分析的有趣基础，并与标准PPAC指标并行监控。DTCO考虑了当前和未来的IC技术流程。这些可以与工艺步骤和设备的相关环境信息相结合，对功耗、性能、面积、成本和环境进行评分和分析。
Imec以电耗、超纯水使用和温室气体排放为评价环境影响的主要指标。Imec团队利用300mm晶圆厂的数据，辅以设备供应商生态系统的信息，扩大DTCO框架。这样，就可以连接不同的专有知识和信息。
目的是在大规模制造前分析和探索不同工艺节点的选择，以识别瓶颈、风险和机会。这需要一个真正的整体方法来正确地评估它。例如，众所周知，在EUV过程中，每个工具的功耗约为传统193nm（浸入式）光刻工具的十倍。然而，EUV大大降低了制造步骤，因此在计算总功耗时必须考虑到这一点。
从28nm到2nm节点，Imec扩展的DTCO框架量化和基准测试的不同过程和集成方案。接下来，我们将展示如何使用这个框架来选择一个更可持续的制造过程。
